第2章习题解答(8)

elsif (S=”10”) then X<=C; else X<=D; end if; end process; end ARCH_MUX4;

2－44 图2－76是一位二进制数全加器的电路图，试用元件例化语句描述该电路。 解

C_IN=1 SUM-- a full adder design A=1X &Ylibrary IEEE; B≥1C_OUTuse IEEE.std_logic_1164.all;

&Zentity ADDER is

port (A,B,C_IN: in STD_LOGIC;

图2－76 SUM,C_OUT: out STD_LOGIC);

end ADDER;

architecture STRUCTRAL of ADDER is component XORG port (IN1,IN2: in STD_LOGIC; OUT1: out STD_LOGIC); end component; component ANDG port (IN1,IN2: in STD_LOGIC; OUT1: out STD_LOGIC); end component; component ORG port (IN1,IN2: in STD_LOGIC; OUT1: out STD_LOGIC); end component;

signal X, Y, Z: STD_LOGIC; begin

XOR1: XORG port map (IN1=> A, IN2=> B, OUT1=> X); XOR2: XORG port map (IN1 => X, IN2 => C_IN, OUT1 => SUM); AND1: ANDG port map (IN1 =>C_IN , IN2 => X, OUT1 => Y); AND2: ANDG port map (IN1 => A, IN2 => B, OUT1 => Z); OR1: ORG port map (IN1 => Y, IN2 => Z, OUT1 => C_OUT);

end STRUCTRAL; 2－45 逻辑电路如图2－77（a）所示，写出G和F的逻辑表达式，若非门的延迟为3ns，其它门的延迟为6ns，根据图2－77（b）所示A的输入波形，画出G和F的波形，并对输出波形加以说明。

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1 X1&&C=1B=1AX2X3A≥1&G FGF（a） （b）

图2－77

解 当输入信号B=C=1时，G?A?A?1，F?AG?A。由图2－78波形图可以看出：相对于输入信号A的波形，输出信号F的波形延时了12ns，而且还存在1型险象。

AX1X2X3GF **图2－78

2－46 判断图2－79所示各电路是否存在险象。如果存在险象，说明险象类型，并通过修改逻辑设计消除险象。

解

AB &&&& &ABCFD≥1≥1≥1≥1LCD≥1（a） （b）

图2－79 对于图

2－79（a），

。当B?ACBCDAD?111F?ABBACA?D?AB时，F?A?A。因此，该电路存在0型险象。在卡

诺图上重新化简该函数，可得最简与或式为

BAD &图2－80

&F37

F?B?AD，该函数中没有反变量，故不存在险象，对应的两级与非门电路如图2－80所

示。

对于图2－79（b），直接写出函数表达式为

L?A?B?C?B?C?B?D?B?D?D?(A?B?C)(B?C?B?D)(B?D?D)

检查表达式中同时具有原、反变量的变量：

当ACD?000时，等效电路如图2－81所示。L?B(B?B)B?BB，所以，该电路

有B变量引起的1型险象。出现1型险象的波形图如图2－82所示。注意到，B3波形中的正脉冲没有影响到输出信号，输出信号中的1型险象是由B2和B4的信号冲突造成的。

BB1≥1 10 B10 10 ≥1≥1B2B3B4 ≥1LB2B3B4L* *B1≥1图2－81

图2－82

当ABC?100时，等效电路如图2－83所示。L?D(D?D)?D，即D变量不会引起

险象。D变量的变化不会引起险象的波形图如图2－84所示，D3波形中的1型险象并未出现在输出信号中。

DD1≥1≥1 100DD1≥10D2D3 ≥1 LD2D3L *≥1图2－83 图2－84

我们也可以在卡诺图上看出是否存在险象，将图2－79（b）所示电路的输出函数表达式进一步变换为或与式

L?(A?B?C)(B?C?B?D)(B?D?D)?(A?B?C)(B?C?D)(B?D)

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从函数的或与式可以恢复卡诺图的圈法，如图2－85中的实线圈所示。进一步检查是否存在相切的卡诺圈，显然，卡诺图上确实存在一处相切的卡诺圈，当自变量ABCD的取值由0000变化为0100或按相反的顺序变化时，将从一个卡诺圈跳到另一个卡诺圈，由此可以确定存在险象，由于函数值应该为0，出现的是正脉冲，所以出现的是1型险象。 修改电路设计，消除B变量变化引起的1型险象：在卡诺图上添加一个冗余的卡诺圈，覆盖相切的部分，如图2－85中虚线圈所示。修改后的函数表达式为

L?(A?B?C)(B?C?D)(B?D)(A?C?D)

消除险象后的电路如图2－86所示。

CD AB 00 0 0 0 01 0 0 图2－85

11 10 0 0 00 01 11 10 ABCBCDBDACD≥1≥1≥1≥1L≥1 图2－86

2．3 自测题解答

自测题2

1．（10分）填空

（1）同一电路的正逻辑表达式与负逻辑表达式具有（ ）关系。 解 同一电路的正逻辑表达式与负逻辑表达式具有（互为对偶表达式）关系。 （2）多个标准TTL逻辑门的输出端直接相连，结果是（ ）；

多个集电极或漏极开路逻辑门的输出端直接相连，结果是（ ）；多个三态输出端直接相连，结果是（ ）。

解 多个标准TTL逻辑门的输出端直接相连，结果是（造成输出电平错误，甚至损坏器件）；多个集电极或漏极开路逻辑门的输出端直接相连，结果是（实现线与逻辑）；多个三态输出端直接相连，结果是（实现输出线路的分时共享）。

（3）在典型的TTL、CMOS和ECL逻辑门中，（ ）速度最快，（ ）功耗最低。 解 在典型的TTL、CMOS和ECL逻辑门中，（ECL）速度最快，（CMOS）功耗最低。

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（4）4选1数据选择器的输出函数表达式为（ ）。 解 4选1数据选择器的输出函数表达式为（Y??miDi）。

i?03（5）在PROM、PLA和PAL中，与阵列固定、或阵列可编程的器件是（ ）；

与阵列可编程、或阵列固定的器件是（ ）；与、或阵列都可编程的器件是（ ）。

解 在PROM、PLA和PAL中，与阵列固定、或阵列可编程的器件是（PROM）；与

阵列可编程、或阵列固定的器件是（PAL）；与、或阵列都可编程的器件是（PLA）。

（6）一个VHDL源程序可以分为5个组成部分，他们是（ ），其中必不可少的两个部分是（ ）。

解 一个VHDL源程序可以分为5个组成部分，他们是（实体说明、结构体、库、程序包和配置），其中必不可少的两个部分是（实体说明和结构体）。

2．（5分）图2－87为三态非门构成的电路，试根据输入条件填写表2－22中的F栏。

D1

EN1D2EN2

G1 1EN表2－22 EN1 D1 EN2 D2 0 0 1 1 F G2 1EN F0 1 1 0

1 0 0 0 1 0 0 1 1 1 0 1 1 1 1 0 图2－87

解 图2－87中，任意一个三态非门使能端EN?1时，三态门不工作，输出为高阻抗，EN?0时，三态门工作。若两个三态门都不工作，输出F为高阻抗；若只有一个三态门工作，则F是该三态门输入信号的非；若两个三态门都工作，当输入相同时，F是输入的非，当输入相反时，电路不能正常工作。根据表2－22完成的真值表如表2－23所示。

3．（5分）分析图2－88所示电路，写出表达式，列出真值表，说明电路的逻辑功能。

表2－23 EN1 D1 EN2 D2 0 0 1 1 0 1 1 0 1 0 0 0 1 0 0 1 1 1 0 1 1 1 1 0 F 1 0 1 0 0 Z 解 函数表达式为F1?AB, F2?AB?AB?A⊙B, F3?AB，真值表如表2－24所示。

由真值表可以看出，该电路是半比较器，用于比较A和B的大小， …… 此处隐藏：1397字，全部文档内容请下载后查看。喜欢就下载吧 ……