第2章习题解答(6)

BCD 1000 001 010 011 100 101 110 111 A 1 10 1 1 0 0 ????10 1 1 1 1 1 0 0? ? ? 0 0 D0=1 D1=1 D2=1 D3=1 D4=0 D5=0 D6=0 D7=0 图2－53

（3）用四选一MUX时，令A1A0=AB，画出卡诺图，如图

MUXD0D1D 2D3YD4D5D 6D7AAA 210BCD F图2－54

2－55所示，可见，

D0D1D2D3=0100。实现函数功能的四选一MUX电路如图2－56所示。

CD AB

00

01

11

10

用八选一

00 Φ 1 0 0 01 0 Φ Φ 0 图2－55

MUX时，令A2A1A0=BCD，画出降维卡诺图，如图2－57所示，由降维卡

11 Φ 1 Φ Φ 10 0 Φ 0 0 D0=0 D1=1 D3=0 D2=0

0100D0D1MUXYFD 2D3A1A0AB图2－56

诺图化简可得D0~D7=0000A001。用八选一MUX实现逻辑功能的电路如图2－58所示。

BCD A 000 Φ 0 001 0 0 010 0 0 011 Φ Φ 100 1 0 101 Φ Φ 110 Φ 0 111 1 Φ 0 1 0000A00 1D0D1D 2D3D4D5D 6D7MUXYFAAA 210D0=0 D1=0 D2=0 D3=0 D4=A D5=0 D6=0 D7=1

图2－57

BCD图2－58

26

（4）用四选一MUX时，令A1A0=AB，画出降维卡诺图，如图2－59所示。可见

D0D1D2D3=EDDC，实现函数功能的四选一MUX电路如图2－60所示。

ED0D1DD CDE AB 000 Φ 1 001 Φ 1 Φ 011 1 Φ 1 Φ 010 Φ 1 110 Φ 111 Φ Φ 101 1 Φ 100 Φ 1 D0=E

MUXYF00 01 11 10

D1=D CD3=C D2=D

D 2D3A1A0AB图2－60

图2－59

用八选一MUX时，令A2A1A0=CDE，由降维卡诺图图2－61化简可得

D0~D7=BBA1AA00。用八选一MUX实现逻辑功能的电路如图2－62所示。

CDE AB 000 Φ 1 001 Φ 1 Φ 011 1 Φ 1 Φ 010 Φ 1 110 Φ 111 Φ Φ 101 1 Φ 100 Φ 1 00 01 11 10

BBA1AA0 0D0D1D 2D3D4D5D 6D7MUXYFAAA 210CDED0=B D1=B D3=1 D2=A D6=0 D7=0 D5=A D4=A

图2－61

2－32 试用双四选一数据选择器74153实现十六选一数据选择器。

图2－62

解 本题属于典型的MUX扩展问题。用四选一实现十六选一的基本思路是，先用4个四选一从16路输入信号中选出4路，再用一个四选一从这4路中选出1路。十六选一有16个数据输入端D0～D15和4个地址输入端A3A2A1A0，设计的关键是4个地址输入端的使

27

用。经过简单尝试就可以发现，合理的地址线连接方式应该是：将低2位地址A1A0接在用于初选（16选4）的4个四选一地址端上；高2位地址A3A2用作下一级四选一的地址。改变地址线的连接方式也可以，但会造成地址与输入数据线的序号混乱。74153是双四选一MUX，片内的两个四选一共用地址线，每个四选一有各自的低电平有效使能端G1、G2，本题中将它们接在一起，用作十六选一的使能端，本题电路需要3片74153，电路如图2－63所示。

GD0D1D 2D3D4D5D 6D7G174153D0D1Y1D 2D3G2D0D1Y2D 2D3AA10G174153D0D1Y1D 2D3G2D0D1Y2D D23A1A0A1A0 0 G174153D0D1Y1D 2D3G2D0D1Y2D 2D3AA10A3A2FD8D9D 10D11D12D13D 14D15图2－63

2－33 试用四选一数据选择器和必要的逻辑门设计一个1位二进制数全加器。 解 设1位全加器的输入是A、B、C（进位输入），输出是J（进位）、S（和），则其真值表如表2－19所示，输出函数的最小项表达式为

J?ABC?ABC?ABC?ABCS?ABC?ABC?ABC?ABC

28

用四选一实现J和S时，令MUX地址变量A1A0=AB，则有

J?ABC?ABC?ABC?ABC?AB0?ABC?ABC?AB1S?ABC?ABC?ABC?ABC?ABC?ABC?ABC?ABC

用一片74153双四选一MUX实现1位全加器的功能，电路如图2－64所示（允许反变量输入）。

表2－19 ABC 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 J 0 0 0 1 0 1 1 1

S 0 1 1 0 1 0 0 1 CCC C00CC 10 G174153D0D1Y1D 2D3G2D0D1Y2D 2D3AA10ABJ1A11A01D0 1D11Y01D2 1D 32D02D12Y02D2 2D32A12A0S图2－65

图2－64

2－34 只用1片图2－65所示双4选1数据选择器实现下列函数，允许反变量输入。

D)= F(A,B,C,?m(3,4,5,8, 9,解 本题是一道需要不断尝试、技巧性很强的题目。首先，列出函数F的卡诺图，如图2－66所示，从中寻找线索。

显然，无论选择AB、还是选择CD作为MUX的地址都无法使化简后的项为单变量。修改卡诺图，选择AC、AD、BC或BD作为地址也不行，即无法只用一个四选一实现函数F。经过尝试，选择CD作为MUX2的地址变量，即2A12A0?CD，则由卡诺图化简可得

2D0?A?B, 2D1?A?B, 2D2?A, 2D3?A?B

其中2D2＝A可以由外部直接提供，A?B和A?B必须由MUX1产生。由于一个MUX无法直接产生两个函数A?B和A?B，需要将其合并。考虑到MUX2使用A?B时，C=0；使用A?B时，C=1，令MUX1输出函数为A?B?C可以满足要求，这是本题的关键一步。对于MUX1，取地址变量为1A11A0?AB，用四选一实现三变量异或运算比较简单，我们不加推导地给出下列结果。

29

1D0?C, 1D1?C, 1D2?C, 1D3?C

完整电路如图2－67所示。

AB CD AB 00 1 1 01 1 1 11 1 1 10 1 1 00 01 11 10

CCC C1A11A01D0 1D11Y01D2A○B○C 1D 32D02D12Y02D2 2D32A12A0CDFA图2－66 图2－67

2－35 用一片4位二进制数全加器7483和一片含有4个二选一数据选择器的芯片74157及非门实现可控4位二进制补码加法/减法器。当控制端X=0时，实现加法运算；当X=1时，实现减法运算（提示：将减数取反加1后，进行加法运算）。

解 本题要求对两个4位二进制数A和B进行计算：当控制信号X=0时，做二进制加法；当X=1时，将B取反加1后，和A做二进制加法（就是将减变成补码加）。

显然，应该用全加器7483实现加法运算，用MUX芯片74157实现对原码或反码的选择。完整电路如图2－68所示，被加(减)数为A=A3A2A1A0，加(减)数为B=B3B2B1B0，用4个非门产生B，用74157实现B和B的选择，用7483实现A+B和A?B?A?B?1，运算结果由7483的C4S3S2S1S0输出。取反后的加1操作通过7483的进位输入来实现，运算选择输入信号X既用来实现加、减运算的选择（切换MUX通道），也用于控制是否加1。

0输入BB 3B 2B1B0EN1D0 2D03D0741574D011D11Y 12D2Y 1 13D13Y 14D14YS输入AA3A2A1A0A37 483A2A1A0C4BS3 3BS2 2B1S1B0CS00 和/差输出选择输入X图2－68

30