第2章习题解答(3)

设余3码为ABCD，8421码为WXYZ，则WXYZ=ABCD+(1101)2。实现余3码到

8421码转换的电路如图2－26所示。

W8421码XYZW8421码 XYZS3C4S2S1S0C00C4S3S2S1S0C0074LS8374LS83A3A2A1A0ABCD余3码B3B2B1B01101A3A2A1A0ABCD5421码B3B2B1B00图2－26

图2－27

（2）设5421码为ABCD，8421码为WXYZ。由表2－7可见，当待转换的5421码≤(4)10时，8421码＝5421码＝5421码＋(0000)2，注意到此时5421码最高位A=0；当5421码≥(5)10时，8421码＝5421码－(3)10＝5421码＋(13)10＝5421码＋(1101)2，注意到此时5421码最高位A=1。所以，WXYZ=ABCD+AA0A。实现5421码到8421码转换的电路如图2－27所示。

（3）设2421码为ABCD，8421码为WXYZ。由表2－7可见，当待转换的2421码≤(4)10时，8421码＝2421码＝2421码＋(0000)2，注意到此时2421码最高位A=0；当2421码≥(5)10时，8421码＝2421码－(6)10＝5421码＋(10)10＝5421码＋(1010)2，注意到此时2421码最高位A=1。所以，WXYZ=ABCD+A0A0。实现2421码到8421码转换的电路如图2－28所示。

WW8421码 XYZ5421码XYZS3C4S2S1S0C0074LS83S3C4S2S1S0C00A3A2A1A0B3B2B1B000≥1&74LS83A3A2A1A0ABCD2421码B3B2B1B000图2－28

ABCD8421码图2－29

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2－17 用一片4位全加器7483和尽量少的逻辑门，分别实现下列BCD码转换电路。 （1） 8421码到5421码的转换。 （2） 5421码到余3码的转换。 （3） 余3码到5421码的转换。

解 （1）设8421码为ABCD，5421码为WXYZ。由表2－7可见，当待转换的8421码≤(4)10时，5421码＝8421码＝8421码＋(0000)2；当8421码≥(5)10时，5421码＝8421码＋(3)10＝8421码＋(0011)2。

首先，应该设计一个判别输入8421码是否大于4的电路，以便确定是否需要加3，这就是一个四舍五入电路，设该电路的输入是8421码，用ABCD表示，输出是F，F=0表示四舍，F=1表示五入，对于ABCD＝1010～1111这六组非法取值，F=Φ。采用卡诺图化简法，可以求出F的最简与或式为F=A+BC+BD。

当F=0时，编码转换电路应该加0；当F=1时，编码转换电路应该加3。观察0和3的二进制值，可以将加数统一表示为二进制数(00FF)2。所以，WXYZ=ABCD+00FF。实现8421码到5421码转换的电路如图2－29所示。

（2）设5421码为ABCD，余3码为WXYZ。由表2－7可见，当待转换的5421码≤(4)10时，余3码＝5421码＋(3)10＝5421码＋(0011)2；当5421码≥(5)10时，余3码＝5421码＝5421码＋(0000)2。

由5421码编码表可以发现，这道题不必专门设计5421码是否大于4的判别电路，

输入5421码的最高位A就可以作为加0还是加3的判别标志。

当A=0时，应该加3；当A=1时，应该加0。所以，加数应该统一表示为(00AA)2，

余3码XY5421码 XYWXYZ?ABCD?00AA。实现5421码到余3码转换的电路如图2－30所示。

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WZWZS3C4S2S1S0C00C4S3S2S1S0C0074LS8374LS83A3A2A1A01ABCD5421码B3B2B1B0A3A2A1A01B3B2B1B000ABCD余3码0图2－30

图2－31

（3）设余3码为ABCD，5421码为WXYZ。由表2－7可见，当待转换的余3码≤(4)10

时，5421码＝余3码－(3)10＝余3码＋(13)10＝余3码＋(1101)2；当余3码≥(5)10时，5421码＝余3码＝余3码＋(0000)2。

显然，输入余3码的最高位A就可以作为加13还是加0的判别标志。

当A=0时，应该加13；当A=1时，应该加0。所以，加数可以统一表示为(AA0A)2，

WXYZ=ABCD+AA0A。实现余3码到5421码转换的电路如图2－31所示。

2－18 试用4位全加器7483和4位比较器7485实现一位8421BCD码全加器。 解 采用4位二进制数全加器芯片实现8421BCD码加法运算的关键是两者进位时刻不同，4位二进制加法器逢十六进一；而8421BCD码加法器则是逢十进一。采用7483进行8421码加法运算时，必须在和大于9时，进行加6校正。

如何产生校正信号是设计难点，该问题在教材中有详细叙述。主教材例2－6采用逻辑门设计校正电路，本题则采用集成比较器7485完成同样功能。参见教材表2－16，用7483对两个8421码求和时，当7483的进位C4＝1，或7483的和输出S3S2S1S0>(9)10时，应该对结果进行加6校正。本题用一片4位比较器7485判别7483的和输出是否大于(9)10，大于时执行加6校正。另外，7483进位输出C4=1时也要执行加6校正。

完整电路如图2－32所示，7483（1）用于两个8421码相加，7485和或门产生校正信号，7483（2）实现校正操作，需要校正时，加6；不需要校正时，加0。

图2－32

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2－19 试用4位全加器7483实现一位余3 BCD码加法器，允许附加其它器件。 解 先用一片4位二进制全加器（7483（1））将两个1位余3码当作两个4位二进制数相加，和如表2－8中的C4S3S2S1S0所示，该输出值与需要的余3码输出值（2位余3码：十位是WXYZ，个位是ABCD）之间的关系如表2－8所示。

表2－8

和 N10 0 1 2 3 4 5 6 7 8 9 7483(1)输出 C4S3S2S1S0 0 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 0 0 1 1 十位输出 个位输出 和 WXYZ ABCD N10 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0

根据取值关系，可以得到如下表达式，用另一片4位全加器（7483（2））和一个非门

实现该数值转换，如图2－33所示。

10 11 12 13 14 15 16 17 18 7483(1)输出 C4S3S2S1S0 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 0 1 0 0 十位输出 个位输出 WXYZ ABCD 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 W?0,X?C4,Y?C4,Z?C4,ABCD?S3S2S1S0?C4C4C41（∵ C4?0 时, ABCD?S3S2S1S0?3?S3S2S1S0?13?S3S2S1S0?1101 C4?1 时, ABCD?S3S2S1S0?3?S3S2S1S0?0011）

N20输入两个1位余3码CA34A27483A1(1)A0B3S3B2S2B1S1B0C0S001 W YX 十位N1 1CZA34A2AS3A1BS2个位A0CS1B3DS0B27483输出一个2位B1(2)余3码B0C00图2－33

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2－20 设A、B、C为三个互不相等的四位二进制数，试用四位二进制数比较器7485和二选一数据选择器设计一个逻辑电路，从A、B、C中选出最大的一个输出（用框图形式给出解答）。

解 解题思路是，用比较器比较两个数的大小，用比较结果作为数据选择器的选择信号，控制数据选择器选择较大的数据。

先比较A和B，根据比较结果，用4个2选1数据选择器从A和B中选择较大的一个输出（记作MAX(A,B)）；将MAX(A,B)再和C比较大小，并根据比较结果从中选择较大的数输出，该数就是A、B、C中的最大值，记作MAX(A,B,C)。电路框图如图2－34所示。

MAX(A,B)4AB47485-1AA

2－21 二进制码到循环码的转换

（1）完成3位二进制码（B2B1B0）转换为典型循环码（G2G1G0）的真值表，如表2－9所示。

（2）推导G2、G1、G0的逻辑表达式。

（3）用图2－35所示的3线-8线译码器和8线-3线编码器实现3位二进制码到循环码的转换，并加以文字说明（芯片输入输出都是高电平有效）。

表2－9

N10 0 1 2 3 4 5 6 7 二进制码 B2B1B0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

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循环码 G …… 此处隐藏：2271字，全部文档内容请下载后查看。喜欢就下载吧 ……