第2章习题解答(7)

2－36 设计一个数π＝3.1415926（8位）的发生器。该电路的输入是从000开始、依次递增的3位二进制数，输出依次为3、1、4、……的8421BCD码（所用器件任选）。

解 本题含义是，设计一个电路，有三个输入端Q2Q1Q0，输入3位二进制数；四个输出端WXYZ，输出8421BCD码。输入000时，输出0011，这是3的8421码；输入001时，输出0001；依此类推。我们可以导出真值表，如表2－20所示。

根据真值表直接写出函数的最小项表达式

W(Q2,Q1,Q0)?m5, X(Q2,Q1,Q0)??m(2,4,7), Y(Q2,Q1,Q0)??m(0,6,7), Z(Q2,Q1,Q0)??m(0,1,3,4,5)

实现多输出函数时，采用译码器最合适。这里采用输出低电平有效的3线－8线译码

器，当实现最小项表达式时，应该用与非门将每个输出函数所需的最小项组合起来（参见习题2－27），电路如图2－69所示。题目中所说的输入数值依次递增，通常是由外部的3位二进制计数器实现的，解题时不必考虑。数值中的小数点不要求输出，在定点计算机系统中，小数点的位置是系统默认的。

表2－20 Q2Q1Q0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 WXYZ 0011 0001 0100 0001 0101 1001 0010 0110

2－37 用适当容量的PROM实现8421BCD码的共阴极七段显示译码电路，要求画出与－或阵列图。

解 PROM实现逻辑函数的概念很简单，输入变量用作PROM的地址输入，函数就是PROM的输出位。一个4条地址线，8条数据线的PROM可以实现4输入、8输出的逻辑函数。共阴极七段显示器需要高电平有效的驱动信号。

实现8421码——七段显示码的转换需要PROM有4条地址线A3A2A1A0，用于输入1

十进制数 3 1 4 1 5 9 2 6 图2－69

100Q 2Q1Q0 74138Y0YG11G2AY2Y3G2BY4AY5 2A1Y6A0Y7 1&&&WXYZ位8421码的4个比特 ABCD；7条数据线D6~D0，用于输出7位高电平有效的七段显示码

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abcdefg；PROM共有10个存储单元，每个单元可以存储7位数据。将输入的8421码用作PROM的地址，寻址相应的存储单元，该单元存储的7位数据就是与该8421码对应的七段显示码，经数据线D6~D0输出。真值表如表2－21所示，与或阵列如图2－70所示。

ABCD或阵列m0m1表2－21

十进输入 制数 ABCD 0 1 2 3 4 5 6 7 8 9 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001

输出 abcdefg 1111110 0110000 1101101 1111001 0110011 1011011 0011111 1110000 1111111 1110011 与阵列××××××××××××××××××××m2×m3××m4××××m5×××××m6m7×××××××××××××m8××m9m10m11m12m13m14m15abcdefg图2－70

2－38 试将图2－71中PLA的各输出函数写成∑m的形式。 解

WXYZ F1F2F3F4F5F6F1(W,X,Y,Z)?WXY?WXZ??m(5,7,10,11) F2(W,X,Y,Z)?WXZ?WXY??m(5,7,14,15) F3(W,X,Y,Z)?WXY?0??m(14,15) F4(W,X,Y,Z)?WXZ??m(0,2)

F5(W,X,Y,Z)?WXZ?XYZ??m(0,2,5,13) F6(W,X,Y,Z)?XYZ?WYZ??m(5,10,13,14)

图2－71

2－39 图2－72是一个输出极性可编程的PLA，试通过编程连接实现下列函数

F1?AB?AC, F2?(A?B)(A?C)

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解 图2－72所示是一个特定的PLA，它包括与阵列、或阵列，在或阵列的输出端还设置了一个可编程异或门，用于或阵列输出信号的同相或反相操作。当异或门的可编程输入端未被编程连接时，该输入端为1，此时异或门实现取非功能；当异或门的可编程输入端被编程连接时，该输入端为0，异或门实现同相传输功能。

将F2变换成与或非形式F2?(A?B)(A?C)?AB?AC，F1和F2中的与运算用与阵列实现，或运算用或阵列实现，非运算通过对异或门编程实现。编程连接后的电路如图2－73所示。

2－40 试用PAL16L8实现一位全加器的逻辑电路，在图2－74上标明编程连接。

解 PAL16L8由可编程的与阵列和固定的或阵列构成，或阵列输出端有三态非门，使用时应使能输出端的三态非门，显然，PAL16L8要求函数表达式为与或非式。

设一位全加器的三个输入是A、B、C，和输出是

AABBCC或阵列 与阵列AABBCC或阵列 F2错

与阵列 F1 F1 F2图2－73

F2图2－72

图2－74

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S，进位输出是J。参见习题2－33中一位全加器的真值表，采用卡诺图化简（圈0）的方法，求出输出函数的最简与或非式。

S?ABC?ABC?ABC?ABC, J?AB?AC?BC

阵列图如图2－75所示，引脚I0=1，配合相应的编程连接点，用于打开输出三态非门；

全加器输入信号A、B、C接输入引脚I1、I2、I3；输出信号S、J由引脚I/O7、I/O6输出。

“1”

A

S

B

J

C

图2－75

2－41 试编写一个实现3输入与非门的VHDL源程序。 解

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-- 3-input Nand library IEEE;

use IEEE.std_logic_1164.all; entity NAND3 is port(A,B,C: in STD_LOGIC; Y: out STD_LOGIC); end NAND3;

architecture VER1 of NAND3 is begin

Y<= not (A and B and C); end VER1;

2－42 试用with_select_when语句描述一个4选1数据选择器。 解

-- A Multiplexer 4-1 with “with_select_when” library IEEE;

use IEEE.std_logic_1164.all; entity MUX4 is

port (IN1, IN2, IN3, IN4: in BIT; SEL: in INTEGER; OUT1: out BIT); end MUX4;

architecture MUX4_BODY of MUX4 is begin

with SEL select

OUT1<= IN1 when 0, IN2 when 1, IN3 when 2, IN4 when 3;

end MUX4_BODY;

2－43 试用进程语句结构和if_then_elsif语句描述一个4选1数据选择器。解 -- A Multiplexer 4-1 with “if_then_elsif” library IEEE;

use IEEE.std_logic_1164.all; entity MUX4 is port (A,B,C,D: in STD_LOGIC; S: in STD_LOGIC_VECTOR (1 downto 0); X: out STD_LOGIC); end MUX4;

architecture ARCH_MUX4 of MUX4 is begin process(S,A,B,C,D) begin if (S=00”) then X<=A; elsif (S=”01”) then

X<=B;

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