第2章习题解答(5)

（4）先将函数变换成最大项表达式的形式，有F(A,B,C)??M(0,2)?m0m2?Y0Y2，

用74138和一个2输入与门实现的电路如图2－45所示。

100A BC 74138Y0G1Y1G2AY2Y3G2BY4Y5A2 Y6A1Y7A0 图2－44

100&FA BC 74138Y0G1Y1G2AY2Y3G2BY4Y5A2 Y6A1Y7A0 图2－45

&F2－28 试用输出高电平有效的4线－16线译码器和逻辑门分别实现下列函数： （1）W(A,B,C)??m(0,2,5,7) （2）X(A,B,C,D)??M(2,8,9,14)

（3）Y(A,B,C,D)??M(1,4,5,6,7,9,10,11,12,13,14) （4）Z(A,B,C,D)?(A?B)?(C⊙D)

解 输出高电平有效的译码器的输出变量是编码输入变量的最小项，通常可以采用外加或门的方法实现最小项之和，从而实现所需的逻辑函数；也可以对要实现函数的最大项表达式进行变换，将其写成最小项的或非形式，采用译码器外加一个或非门实现逻辑函数。

为了简便起见，我们用一个4线－16线译码器和四个逻辑门实现本题的四个逻辑函数。将输入变量A、B、C、D送到译码器的编码输入端A3、A2、A1、A0。

由于函数W(A,B,C)??m(0,2,5,7)是一个3变量函数，而另外三个函数X、Y、Z都是4变量函数，为了统一使用一组输入变量A、B、C、D，先将函数W扩充为4变量函数。

由 W(A,B,C)??m(0,2,5,7)?ABC?ABC?ABC?ABC?W(A,B,C,D)?ABC(D?D)?ABC(D?D)?ABC(D?D)?ABC(D?D) ?ABCD?ABCD?ABCD?ABCD?ABCD?ABCD?ABCD?ABCD ??m(0,1,4,5,10,11,14,15) ?Y0?Y1?Y4?Y5?Y10?Y11?Y14?Y15

X(A,B,C,D)??M(2,8,9,14)?M2?M8?M9?M14?Y2?Y8?Y9?Y14

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由于函数Y的最大项表达式中包含11个最大项，直接实现需要一个11输入的或非门，而将其转换为最小项表达式后，其中只包含5个最小项，用一个5输入的或门即可：

Y(A,B,C,D)??M(1,4,5,6,7,9,10,11,12,13,14) ??m(0,2,3,8,15)?Y0?Y2?Y3?Y8?Y15

求函数Z的最小项表达式时，不要试图将异或运算转换为与、或运算，而是应该利用异或运算的特点，直接确定真值表，从而也就确定了组成函数的最小项：

Z(A,B,C,D)?(A?B)?(C⊙D)?A?B?C?D ??m(0,3,5,6,9,10,12,15) ?Y0?Y3?Y5?Y6?Y9?Y10?Y12?Y15

电路如图2－46所示。

4/16 ABCDA3A2A1A0 Y0Y1Y2Y3Y4Y5Y6Y7Y8 Y9Y10Y11Y12Y13Y14Y15图2－46

≥1W≥1X≥1Y≥1Z2－29 试用3线－8线译码器74138和必要的逻辑门实现5线－32线译码器。 解 本题是典型的译码器规模扩展问题。5线－32线译码器有5个编码输入端，输入5位二进制编码，32个译码输出端输出译码结果，任意时刻有且只有一个输出端有效。3线－8线译码器有3个编码输入端，8个译码低电平有效的输出端。显然，4片74138可以提供32个译码输出端，将5个编码输入端的低3位用来进行片内译码，高2位用于实现片

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选，同时利用74138的3个使能端实现片选，可以最大限度地减少外加逻辑门的数量。完整的电路如图2－47所示。当A4A3?00时，74138(1)被选中，根据A2A1A0的输入值，

Y7~Y0中有一个为低电平，其它三个芯片的输出端都是高电平；当A4A3?01时，74138(2)

被选中，根据A2A1A0的输入值，Y15~Y8中有一个为低电平，其它三个芯片的输出端都是高电平；依此类推。构造电路时，要特别注意，输入的编码值要和译码输出端的下标数值一致。

YYYYYY31302928 Y272524 26YY7Y6Y5Y4YY Y3Y 210 74138(4)G1G2AG2BA2A1A0 &0 YYYYYYYY23222120 19 181716Y7Y6Y5Y4YY Y3Y 210 74138(3) G1G2AG2BA2A1A0 YYYYYYYY15141312 11 1098Y7Y6Y5Y4YY Y3Y 210 74138(2) G1G2AG2BA2A1A0 YYYYYYY Y765 43 210Y7Y6Y5Y4YY Y3Y 210 74138(1) G1G2AG2BA2A1A0 1图2－47

A4A3A2A1A0 2－30 试用高电平译码输出有效的4线－16线译码器和逻辑门设计一个组合逻辑电路，计算两个两位二进制数的乘积。

解 该问题分为两个部分：一是设计一个用于计算两个2位二进制数的乘积的电路，二是用译码器实现该电路。

首先设计该乘法电路，设两个2位二进制数用A1A0和B1B0表示，乘积是4位二进制数，用P3P2P1P0表示。根据乘法规则，列出真值表，如表2－18所示。

表2－18

A1A0B1B0 P3P2P1P0 A1A0B1B0 P3P2P1P0 0000 0001 0010 0011 0100 0101 0110 0111 0000 0000 0000 0000 0000 0001 0010 0011 1000 1001 1010 1011 1100 1101 1110 1111 0000 0010 0100 0110 0000 0011 0110 1001 A1A0B1B0A3A2A1A04/16Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9Y10Y11Y12Y13Y14Y15P3≥1P2≥1P1≥1P0图2－48

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采用译码器实现逻辑函数时，不必化简逻辑函数。根据真值表，直接写出输出函数的最大项表达式。

P3(A1A0B1B0)?m15, P2(A1A0B1B0)??m(10,11,14),P1(A1A0B1B0)??m(6,7,9,11,13,14), P0(A1A0B1B0)??m(5,7,13,15)

最后，画出用高电平译码输出有效的4线－16线译码器和3个或门实现的电路图，如图2－48所示。

2－31 分别用四选一和八选一数据选择器实现下列逻辑函数 （1）F(A,B,C)??m(0,1,2,6,7)

（2）F(A,B,C,D)??m(0,3,8,9,10,11)???(1,2,5,7,13,14,15) （3）F(A,B,C,D)??M(1,2,8,9,10,12,14)???(0,3,5,6,11,13,15)

??F(A,B,C,D,E)??m(3,5,9,12,18,24,27)（4）?

????(1,4,7,8,11,13,19,22,23,25,26)?0解 四选一MUX的输出函数表达式为F?A1A0D0?A1A0D1?A1A0D2?A1A0D3 八选一MUX的输出函数表达式为

F?A2A1A0D0?A2A1A0D1?A2A1A0D2?A2A1A0D3? +A2A1A0D4?A2A1A0D5?A2A1A0D6?A2A1A0D7（1） 用四选一MUX时，先将函数写成最小项表达式的变量形式

F(A,B,C)??m(0,1,2,6,7)?ABC?ABC?ABC?ABC?ABC

提取自变量AB作为四选一的地址变量，即A1A0=AB，按四选一MUX输出函数表达

式的形式整理函数表达式，有

F(A,B,C)?AB(C?C)?ABC?AB(C?C)?AB1?ABC?AB0?AB1

将函数表达式与四选一MUX的表达式相比较，显然，D0,D1,D2,D3?1,C,0,1

用八选一时，三个自变量都用作MUX的地址变量，令A2A1A0=ABC，显然，

D0D1D2D3D4D5D6D7=11100011

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采用四选一和八选一实现逻辑函数的电路如图2－49和2－50所示。

MUX1C01D0D1 MUXYFD 2D3A1A0AB1110001 1D0D1D 2D3D4D5D 6D7YFAAA 210ABC图2－49

图2－50

（2）用MUX实现四变量逻辑函数时，用降维卡诺图法比较清楚，特别是当给定的逻

辑函数包含任意项时，更不方便直接在表达式上进行变换。

用四选一MUX时，首先画出卡诺图，如图2－51所示，选AB作为地址变量，即

A1A0=AB。按AB取值00、01、10、11分别合并，和0圈在一起的Φ取值为0，和1圈在一起的Φ取值为1。由卡诺图可以看到，D0D1D2D3=1010。实现函数功能的四选一MUX电路如图2－52所示。

CD AB 00 1 0 0 1 01 11 1 10 100 01 11 10 ? ? ? 1 图2－51

? 0 D0=1 D1=0 D3=0 D2=1

D0D1MUXYF010? ? 1 ? 1 D 2D3A1A0AB图2－52

用八选一MUX时，首先选择地址变量，令A2A1A0=BCD。画出降维卡诺图，如图2

－53所示，合并只能沿垂直方向进行，由降维卡诺图化简可得

D0D1D2D3D4D5D6D7=11110000。用八选一MUX实现逻辑功能的电路如图2－54所示。

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