中兴设计开发部电路设计规范 - 图文(9)

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电路），不得在33欧姆串阻之后取（上左图的电路）。因为输出驱动器进行源端端接之后，输出后串阻后面得到的上升沿只会有正常幅值的一半左右，等到反射波从目的端传播回来，才会达到正常电平。即在33欧姆串阻后得到的是一个台阶波，台阶持续的时间大约为2倍的信号传输线延迟（参见《High Speed Digital Design – A Handbook of Black Magic》第六章“端接”）。

返回 2.2.19. 背板输入TTL/CMOS信号缓冲器须应用下拉电阻和串阻

从3G第二版开始，背板输入信号规定必须添加防止闩锁的串阻和防止信号线浮空的下拉电阻。串阻的大小为100欧姆，下拉电阻的大小为10K。

采用10K欧姆下拉电阻是因为对于单个的LVT输入管脚，10K电阻可以提供足够的电流保证输入低电平，而对于总线型的信号，即使10块单板同时连接时，并联形成1K的下拉电阻对于驱动端不会造成很大的负载。

采用下拉电阻而不是上拉电阻，是为了防止当本单板上电而其他单板未上电时，通过上拉电阻向其他单板提供电流，或者当信号线高电平而本单板未上电时，信号通过上拉电阻向本单板供电而造成指示灯微亮等异常现象。

最初的产品设计约定规定为信号先过串阻，然后通过电阻下拉，如下图左所示。在系统调试中，我们认为采用如下图右所示的电路连接更加具有优势。在一些较复杂拓扑中，易于通过下拉电阻的调整实现对信号线的端接，具有更大的灵活性，并且不会产生两个电阻对输入信号分压的情况。

上图左边连接方式在布局时，必须注意两个电阻都必须靠近驱动器输入端放置，在右边的连接方式中，串联电阻必须靠近驱动器输入端防止，而下拉电阻放置位置没有特殊的要求，可以靠近连接器或者驱动器放置，放置时需要注意不造成传输线明显的不连续点。

有一些情况是例外，不能采用下拉电阻：槽位号，插板到位指示，各种背板的ID号设置。因为背板无源，所以这些信号在背板上只能采用悬空和接地的方式进行设置，这样单板上只能采用上拉电阻，当背板信号线为悬空时，输入‘1’，当背板接地时，输入‘0’。

返回 2.2.20. 保留

2.3 时钟设计

2.3.1. 时钟芯片的电源处理

时钟芯片的电源处理直接关系到系统时钟的性能和EMI指标。 对于时钟驱动器而言，比较好的方法是直接通过过孔就近将电源和地连接到平面上去，充分利用平面电容和电源去耦提供良好的电源。但是这样做的同时，将时钟驱动器这一强脉冲电流源引入全板供电系统，进而可能导致整个单板的EMI指标恶化。

所以我们一般采取折中的方法，对于输出管脚较多的时钟芯片，其电源滤波采用一颗磁珠（推荐选本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 41 / 74 页

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用120欧姆@100M，BLM31P121SGPT，根据系统EMC实际情况可以调整），磁珠后应接10uF钽电解电容，0.1uF陶瓷电容和1000pF陶瓷电容提供较宽频段内的低阻抗。

多电源管脚时钟驱动器件每对电源地管脚之间的电源去耦可以照常进行。建议在器件下方铺设一块铜皮作为电源，减低电源回路的电感。

返回 2.3.2. 单板50MHz以上时钟驱动器件未用管脚，通过75欧姆电阻接平面

单板时钟驱动器当输出悬空时，有可能会引起辐射的增强（目前少见实际案例）。添加75欧姆电阻到地可以减少输出管脚电流高频谐波分量。对悬空管脚处放置电流探头进行仿真的结果发现部分频率谐波会有所增强，部分频率（500MHz以上）谐波成分减少。对电源的冲击是否有改善尚待验证。

在《Perfect Timing Book》上，对未用管脚推荐采用一个5~10pF的对地电容端接，主要目标是减少驱动器内部Bank之间电流的差异，避免产生过多的时钟偏斜。现代驱动器中，这样的偏斜是很小的，对于我们的大多数应用，基本可以忽略不计。

添加75欧姆电阻会消耗较多的静态功耗，例如一个3807，输出占空比50的方波，10个电阻将消耗0.7W的功率，而如果错误的对基本上恒为高的PP2S对地处理，功耗将达到1.4W。从EMI测试的角度来看，实际上是对一段时间内的EMI进行测试，低频信号切换频率低，相应的辐射也会较小。该方法主要针对500MHz以上的分量，故低频时钟不需要考虑。

综上所述，我们建议在输出管脚添加电阻/电容到平面，选择电源还是地需要由时钟占空比确定。该电阻/电容正常情况下并不引入料单，只有当EMI问题出现时试验能够解决问题时才进入料单。该电阻的放置应该紧靠器件放置，并且就近通过过孔连接平面。如果引线长了有可能会使问题恶化。

本规范采用电容，是防止单板设计人员因为疏漏而采用了排阻，导致无法单独焊接电阻解决问题，同时功耗较小。实际根据EMI情况可进行调整。

返回 2.3.3. 驱动器未用管脚接平面电阻，推荐使用分立电阻

驱动器未用管脚的接平面电阻，因为涉及功耗和EMI等多种问题，实际应用中可能焊接也可能不焊接。我们期望能够添加尽量少的电阻，以减少电路工作时的功耗。为了能够灵活处理各种状况，建议使用分立电阻，不推荐使用排阻对未用管脚进行处理。

返回 2.3.4. 时钟信号网络的端接

时钟信号在系统中至关重要，时钟网络往往是EMI的主要源头，所以时钟信号的网络必须恰当的规划拓扑并进行恰当的端接，确保信号质量，减少EMI。

时钟信号最常用的拓扑和端接方式为点对点传输，源端端接。我们推荐采用这种方式。这种方式实现简单，端接恰当就可以在接收端得到一个非常好的波形。该拓扑如下图所示，其中电阻阻值推荐根据仿真和测试结果确定

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对于一个驱动器必须驱动多个负载的情况，当负载离得很近时，可以作为一个负载处理，如下图所示。使用这样的拓扑，必须进行仿真验证，确保接收端不会出现上升沿不单调等信号完整性问题。这个方案和下面的各种两个负载的方案相比，类似于点对点的传送，更加容易保证信号质量。

对点到点时钟还有采用如下图的T型源端端接方式。该端接方式会使得接收端的波形变缓，在对时钟边沿上升时间最小值有要求的场合（例如器件要求Tr>3nS），可以使用该电路延缓上升沿。

在时钟上升沿减缓的同时，发送端的负载可能变重，发送端瞬态电流增大。因为发送端增大的电流环路较小，而整个时钟传输路径环路较大，所以信号上升沿变缓从总体看来能够改善信号完整性问题和EMI问题。

该方案需要3个器件实现端接，比较麻烦，在初版中一般不需要采用。如果采用一个电阻的源端端接方式单板出现EMI超标，试验验证在超标的时钟网络上采用此方案能够解决EMI问题时，可采用此方案。该方法应通过仿真和试验确定电阻和电容的参数。

另外还有下面的一些一驱二端接方式。 当两负载完全相同，走线完全等延迟时，可以采用下面的端接方式。为了能够得到一个良好的一次波翻转源端电阻的选取一定要小。如果负载相同，且走线相同，分叉上的反射波会同时到达源端，并且重新向两个分叉上反射。在两个接收端上 …… 此处隐藏：3756字，全部文档内容请下载后查看。喜欢就下载吧 ……