中兴设计开发部电路设计规范 - 图文(7)

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MOSFET的栅极一般是在一层非常薄的硅氧化物绝缘层上制造的，具有非常高的电阻和一个小电容。当悬空时，管脚上微弱的感应电荷很难释放，就会在栅极上建立很高的电压，导致栅氧化物击穿而损坏器件。ESD防护二极管的可以防止避免器件损坏，但是我们要求采用电阻降低输入端阻抗，实现可靠的设计。

另外，悬空的CMOS输入端可能处于任意电平，也就导致了器件可能处于PMOS和NMOS直通的状态，甚至处于震荡状态消耗更多功率，减少器件寿命。

左上图就是当器件中一个驱动器输入电平和电流的关系。（来自TI文档SCBA004。）可以看到，当器件输入处于非确定电平（0.8V~2.0V）时，器件消耗了更多的电流，约为4mA左右。这个电流看起来并不大，但是需要注意的是，这个电流完全耗散在器件上，每个门的功耗大约为13mW。

右上图是ISP Mach 4000系列输出电流和电压的关系。假设输出电流为10mA，从曲线上可以看到，器件上的电压降约为0.2V左右，每个门的功耗约为2mW。

相比而言，器件处于中间电平将耗散数倍于正常工作状态时的功率。如果16个门同时处于中间状态，器件上将产生0.2W的功率，影响器件寿命。关于震荡状态的机理介绍，请参考“对缓慢变化的信号需要使用带施密特输入的器件进行驱动”一节。

为了避免这种情况的发生，我们需要对不用的CMOS/BiCMOS器件管脚进行处理，通过一个电阻将管脚接电源或者接地处理。电阻的选择在“上下拉电阻的选择”一节进行介绍，另外可以参见TI公司的文档SCBA004《Implications of Slow or Floating CMOS Inputs》和刘春杰的文档《普通逻辑器件输入端口偏置电阻的选取》。

关于总线保持器件在后面“原则上不推荐采用总线保持器件或者启动可编程器件的总线保持功能”一节介绍。

返回 2.2.2. 悬空、固定电平的管脚管脚采用电阻接电源或者接地，禁止直接连接

上节已经说明了CMOS器件输入禁止悬空的问题。另外，还有一些控制信号，我们在设计中只要求其出于常‘0’或者常‘1’状态。在有的设计中，将不使用的器件直接连接在电源或者地上。

在公司的生产过程中，单板都需要进行ICT测试，需要通过探针对单板上的器件施加激励并测量响应，确定单板是否正常。直接将器件的输入端接地将导致器件该部分无法测试，所以从可测试性考虑，本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 31 / 74 页

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严禁将此类输入管脚直接接电源或者地，必须通过电阻连接。

对器件悬空管脚进行处理时，应考虑测试需要，例如器件的OE和输入信号不应使用同一个电阻进行上下拉，否则在测试中因为有一个电平会关断器件而无法测试；多个器件不应使用公用的复位、控制或使能，否则无法隔离各个器件定位问题，如下图所示。

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2.2.3. 多级具有上电3态的器件级联驱动信号时，如果信号上电过程要求确定电平，则各级输入端都必须采用上拉或下拉电阻确定状态

有时我们可能采用上电三态的器件驱动驱动器的OE端等信号。这些信号在上电过程中对其电平有要求，如果上电过程中驱动器被打开，则可能引起总线冲突而导致系统工作不正常，甚至烧毁器件。此时因为不能确定各个驱动器脱离三态的顺序，各点都需要用上拉或下拉确定电平。

例如下图中的电路，为避免驱动器3最先脱离上电3态后向背板输出数据，C点必须采用上拉或下拉确定为无效电平。如果驱动器2先于1脱离上电三态，它可能将C点驱动为有效电平，所以B点必须进行上拉或下拉处理。同样道理，如果A点由一个上电时三态的器件驱动，那么A点也必须上拉或下拉。

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2.2.4. 采用具有上电3态的器件驱动背板输入控制信号，如果该信号上电后立刻需要读取且不受上电

复位控制（例如单片机ISP模块中的背板复位信号和下载使能信号），则必须采用电阻置初始电平。

本条和上一条目内容基本一致。我们的系统中一般都采用了LVT16244或者类似的器件对背板输入信号进行缓冲，提高单板的可靠性。器件的选择一般和驱动输出到背板信号的驱动器一致，故都具有上电三态特性。我们不能够确定器件脱离3态或者完成上电开始工作的顺序，故必须采用一定的手段确定系统在上电过程中状态可控。

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在3G的系统中，MCU ISP模块采用背板输入的I_rst和I_downloaden信号启动单片机的软件版本下载，这两个信号经过LVT16244缓冲后送给EPLD处理。某单板在调试过程中出现，主控板并未使能下载模式，但是单板进入下载模式的故障。（在编译中，启动了EPLD的内部上拉使能。）

经过测试，得到如右上图的波形。在整个过程中，输入的I_rst信号一直为低电平，随着电源上升，EPLD的IO在上拉电阻作用下缓慢上升。当电源电压上升到阈值时，EPLD开始工作，244的OE端被拉低，此时244仍然受到上电三态电路的控制，处于3态，EPLD的输入继续在上拉电阻的作用下上升，导致EPLD采样到错误的高电平。大约150uS之后，244脱离上电三态，EPLD输入端呈现出正确的低电平。

为了避免这种情况的发生，需要在244的输出端添加1K的下拉电阻（采用1K电阻是为了保证在EPLD内部上拉的作用下，仍然能够保证下拉的可靠，请参考上下拉电阻的选择的部分。），确保上电过程的正确性。对于EPLD中受到复位信号控制的输入，因为706芯片会输出上电复位信号，所以可以不作如上处理。

返回 2.2.5. 对背板输出的驱动器，如果其OE端需要控制，应采用电阻设置为输出无效状态

对背板输出的驱动器，应该避免在上电未完成时对背板输出，以防止出现系统异常的数据或者总线冲突。如果背板驱动器OE端通过EPLD、FPGA、CPU等控制，则需要系统在这些器件没有上电之前，背板驱动器处于关闭状态，故应改对OE端进行上拉或下拉处理，采用电阻设置为输出无效状态。

对于常用的16244等驱动器，对OE端采用电阻上拉。 返回 2.2.6. 避免使用一个排阻同时用作信号上拉和下拉

有些单板设计中，设计者为了节省排阻，采用1个排阻，其中部分电阻对信号进行上拉，部分电阻对信号进行下拉。

因为在加工过程中，排阻焊接容易产生搭锡短路，采用1个排阻同时作为上拉和下拉电阻，发生搭锡很可能会导致电源地之间的短路，此类故障极难查找定位。另外在调试过程中，测量时示波器探头易导致排阻相邻管脚短路而造成探头烧蚀和单板损坏。

为避免麻烦，规定避免使用一个排阻同时用作信号上拉和下拉。 返回 2.2.7. UART器件16C55X，如果不使用其DSR、DCD、CTS信号，需要进行下拉，使信号为有效

状态，避免自动流控制的器件不能正常工作

UART器件的DSR、DCD、CTS信号，分别表示数据设备就绪（Data Set Ready）、数据载波检测到本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 33 / 74 页

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