中兴设计开发部电路设计规范 - 图文(4)

14 15 推荐 规定

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在需要对电源完整性进行测试的位置，放置电源完整性测试点。 对处理器等大规模关键器件，必须放置电源完整性测试点。 5. 系统相关设计

编号 1 2 3 4 5 6 7 8 级别 规定 规定 规定 规定 规定 规定 规定 推荐 条目内容 单板接口设计要和设计规范保持完全一致。 背板插座上本板没有使用的PIN，不要连接到单板内的任何网络。 热插拔系统的接口不应采用不支持插拔的标准。 热拔插系统避免使用I2C总线。如因历史原因使用I2C总线，电源须采用二极管防止电流反灌。 背板输入的TTL/CMOS控制信号应该设置成高电平有效，一般情况处于低电平。 单板输出到背板的总线信号以及主备单板公用的信号，在单板上电前、单板异常状态下处于高阻态，各控制和状态信号符合设计方案约束。 单板在局部掉电时不应出现器件损坏，不影响其他单板总线信号。 在基本不增加成本的情况下，在第一版设计时，建议保留可调部分设计，并增加可调部分的设计和冗余设计，要尽量多的增加可调部分的设计。如，通过电阻或跳线实现灵活的功能选择、尽量多的引出测试点、合理使用器件的空闲管脚增加器件之间的冗余通道（特别是逻辑器件之间），不同器件方案验证的兼容设计等。 9 10 11 12 13 14 15 16 17 规定 推荐 规定 规定 规定 提示 提示 推荐 规定 单板运行时不需要进行调节的地方一律不用可调器件。 设计应保证所有测试使用的跳线帽、跳线针在最终产品中不需安装。 系统设计阶段必须进行系统级信号完整性设计，尽量避免复杂拓扑，对每块单板接口的拓扑进行约束，时钟等关键信号尽量采用点对点方式传送。 系统设计阶段必须进行系统接口时序设计，考虑连接器、变化负载、温度、信号完整性等带来的波动，留出充分时序裕量，并规定各单板接口时序。 RS-485应考虑Fail Safe设计，在空闲时差分电平应为200mV以上。 RS-485上拉或下拉偏置电阻的选择要注意器件的驱动能力。 RS-485总线要考虑总线上多块单板并联时总线上负载的影响。 单板能够检测自己输出的数据、时钟，方便故障定位。 应能够承受可能出现的最大电流 (包括热插拔时的电流)。插座有额定电流的参数，插座电源的针承受最大电流不得超过其额定电流，并要求有一定的降额。例如欧式48PIN的插座，每根针通过的电流不得超过1A。 18 19 20 21 22 推荐 推荐 推荐 规定 规定 面板的RUN，ALARM灯用软件来控制，其他灯由硬件控制点亮。 备注 子卡连接器定义时，不用的插针接地，分布分配，减小信号线间互感串扰。 E1接口RING接地遵守公司惯例，发端接地，收端建议可配置为直接接地或者通过电容接地。可以套用公司模块电路的，依照公司模块电路实施。 需要热拔插的接口，在连接器选型时必须保证工作地先于信号和电源连接。推荐的顺序为地线-电源-信号。 用于电缆互连的连接器，设计时注意信号引脚之间定义足够的地信号，以减小回流路径，降低信号之间的串扰，特别是电缆中的时钟信号和小信号要用地线与其它信号隔离。 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 16 / 74 页

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系统设计时主控单板和受控单板间增加少量备用的信号线，在背板上予以设计，以提高系统的可升级性。 资源板用量较大，尤其要考虑成本因素，尽量采用可裁剪配置的设计方法。综合器件平滑升级设计的原则，尽量选择成本较低器件。 单板应采用面板扳手状态监控电路监控面板扳手状态，并定义背板连接器左上角、右上角、左下角、右下角四根针为查拔到位指示信号。面板监控电路应采用防静电模块避免静电骚扰。 26 提示 主备单板切换应尽量减少对系统的影响：负责时钟分发单板应考虑时钟不丢失，不错误；复位、拔出主用单板应考虑尽量检测到操作并在复位、拔插前发起主备倒换；拔出、插入备用单板不应对主板工作产生影响。 参见说明分析 27 28 29 30 6. 可生产性设计 编号 1 2 3 4 5 6 7 8 级别 规定 规定 规定 规定 规定 提示 推荐 条目内容 备注 选用的器件必须满足公司生产工艺要求，布局须通过公司工艺技术人员审核。 静电敏感器件慎用，如果采用要加防静电保护措施。 放置数量恰当的Mark点，数量参考原理图设计规范确定。 双面贴焊的单板，在选择器件时尽量使用贴片器件，不使用插装器件。尽量使单板采用双面回流焊工艺。 除非信号完整性特殊要求，背板上一般不应放置串阻等器件。背板尽量采用压接连接器，避免焊接连接器。 选用器件应注意器件的潮敏等级，必要时注明以保证生产加工可靠性；其间选型时避免选择潮敏等级高的器件。 因为焊接温度不同，尽量避免板内有铅无铅工艺器件混用。 7. 可测试性设计 7.1 JTAG 编号 1 2 3 4 级别 规定 规定 规定 规定 条目内容 含JTAG口的器件都需要使用事业部规定的JTAG接口电路，单板提供JTAG插座。 芯片的JTAG口管脚TDI，TMS，TCK，TRST（若有）可控，不能悬空或直接拉低/拉高（注意芯片内部的上/下拉电阻）。 芯片的TCK，TMS的驱动能力满足扫描链路的要求。 芯片的BSDL文件要齐全、完整和正确。 备注 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 17 / 74 页

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多个同样的芯片，设计JTAG串行链路。 不同芯片，单独设计JTAG链路。 设计中TRST*管脚注意正确上拉或下拉，确保测试模式不被启动。 电源控制芯片JTAG下载口单独引出。 Xilinx Spartan III器件的JTAG接口为2.5V，设计中须防止过压。 7.2 测试点

编号 1 2 3 4 级别 规定 规定 推荐 规定 条目内容 测试点满足康讯的可测试性要求。应设置充分的内部和外部测试点，以便给测量、故障检测和故障隔离提供手段。测试点应有尽量明显的标记。 电源和地必须有足够的通孔测试点，要求每一种电源都至少有一个测试点，地的测试点至少每10cm一个，要求平均分布在单板上。 高频时钟信号或高速信号的测试点旁边应放置接地测试点；信号的测试点应该放在接收端。 时序较为复杂的信号要求每个信号都引出测试点，以方便单板测试。布局时必须注意测试点（包括ICT测试点）引入的分岔尽量短，不得影响信号的信号完整性。对速度很高的信号，必须考虑测试点引入的阻抗不连续对信号的影响。 5 6 推荐 规定 多针测试点，空余的管脚应接地处理。 向PCB提供不焊接插装器件清单。 备注 7.3 电路可测试性 编号 1 2 3 级别 规定 规定 推荐 条目内容 时钟电路或振荡器电路的输出可控。 数字器件特殊引脚需要全部独立处理。 反馈回路可以断开。 备注 7.4 系统可测试性 编号 1 2 3 级别 规定 规定 推荐 条目内容 对输入单板内的时钟进行检测。 对从背板输入或输出至背板的数字IO信号线的可以控制 CPU能够检测输入单板的信号状态，便于实现系统互联时的测试。 备注

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第二部分 详细说明

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