中兴设计开发部电路设计规范 - 图文(6)

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采用交流耦合消除了直流共模电压的不同，方便了接口设计。但是需要注意的是交流耦合只能在数据流直流平衡的方式下使用，否则无法正常工作。Agilent公司1032/1034芯片组的CIMT编码、802.3规定的8B/10B编码等都属于直流平衡编码。通常的时钟占空比在50%左右，也可认为是直流平衡的。

交流耦合的参考电路如下图所示：R1和R2为接收器提供正确的直流偏置电平，并为传输线提供端接。传输线上的0.1uF电容隔离直流分量。

各种耦合方式的介绍可以参见TI公司文档SCAA056，SCAA059，SCAA062以及其他参考文档。 返回

2.1.2. PECL-LVPECL接口

PECL信号电源电压为5V，在和LVPECL接收器进行接口时直流偏置工作点不满足要求。对于数据流经过直流编码的应用，可以采用交流耦合方式，即在信号线上串联电容隔断直流，两边分别采用上下拉电阻设置工作点。交流耦合电容如直接对单板外部接口，则存在对对方单板输入器件的ESD损伤隐患。采用上面提到的，在耦合电容另外一边对地接大电阻防止静电积累是可以的，但要考虑对信号的影响，所以需要对改电路进行实际验证才可以下结论。

对于必须采用直流接口的场合，应采用公司的3电阻端接参考设计。电路原理图如下图所示。

设计说明参见公司模块化资源库中“硬件设计指南－专题技术部分” 专题中“PECL电平匹配设计指南”文档。因为该文档成文较早，电阻的选取不一定能够在公司通用件库中找到对应的阻值。实际应用中应在通用件库中选择阻值相近的常用通用材料。

返回 2.1.3. 单板对外接口器件选型必须能够满足热拔插要求

在单板对外接口器件选型时，应确保器件可以经受热拔插。对于普通逻辑电平器件，应考虑采用支持OE控制、Ioff、PU3S的器件。这部分可以参考逻辑器件应用章节关于热拔插要求的说明。

对于其他器件也应充分考虑器件在电源为0的情况下，是否会导致器件损坏、信号线被拉死情况，本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 26 / 74 页

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当单板上电且输入悬空的情况下，是否会出现输出乱码或错误电平、器件损坏等情况，并进行相应处理。对差分信号的热拔插要求参见“差分信号应考虑Failsafe功能”章节。

返回 2.1.4. 对电源有二极管钳位保护的器件

当器件内部存在对电源钳位的二极管时，输入电压高于电源电压（或者在热拔插场合电源电压被关闭、还没有启动），则输入电压会被二极管钳制，对其他信号造成影响，并很可能造成驱动器件或者钳位二极管的过应力损坏。

如果器件的电源没有吸纳电流的能力，且该电源本身电流很小，则输入有可能通过钳位二极管拉高电源电压，造成局部电源过压，对器件造成损坏。

在有些情况下，我们利用钳位二极管来实现高电平到低电平的接口，例如Xilinx的FPGA应用于PCI总线的场合、Xilinx SpartanIII应用3.3V电平下载的场合等，这是一般必须采用串联电阻或经过仔细计算，确保保护二极管和输入极门的栅极不会受到过压损坏。计算的范例可以参考Xilinx文档XAPP653《3.3V PCI Design Guidelines》。

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2.1.5. 差分信号应考虑Failsafe功能

差分线的Failsafe功能包括当驱动器断电，接收器断电，驱动器未连接，差分线开路，差分线短路（或者通过匹配电阻连接）等状况下，器件不应该损坏。更高的要求是当因为上述各种原因，差分线处在中间电平时，接收器应该输出一个固定的状态。接收器输出乱码很可能导致器件的时序不满足要求而导致状态机跑飞等故障。

我们的3G系统中大量使用MLVDS器件发放时钟，可以参考TI公司SLLD009等文档了解MLVDS器件的Failsafe功能。I型MLVDS器件在我们系统应用中，在无驱动状态下会因为干扰而输出乱码，采用II型器件可以解决；我们系统中的RS-485器件，当接收端接有端接电阻且无驱动的情况下，输出低电平，造成UART接收到错误的码，需要进行上拉或下拉处理。

我们系统中RS-485总线的处理也是考虑到Failsafe功能和器件驱动能力之后综合考虑的结果。 返回 2.1.6. 了解CMOS器件的闩锁现象，选用不易发生闩锁的器件

CMOS器件的闩锁（Latch-up）现象是由CMOS工艺结构所造成的。CMOS器件在生产过程中，会寄生PNPN结构，相当于一个SCR（Silicon Controlled Rectifier）。当因为电源电压异常、输入电压/输出电压高于电源或者低于地、ESD放电等情况出现时，就有可能触发闩锁。

当闩锁发生时，器件内部的寄生SCR被触发，形成从电源到地的电流直通通路，产生大量热导致器件烧毁。

一般触发源消失后闩锁仍然保持，只有断电能够退出闩锁状态。为了降低器件发生闩锁的概率，我们在设计中应该理解并选择不易发生闩锁的器件。在一些器件手册上会说明，闩锁性能满足JESD78规定的某一级要求，均可作为参考。

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同时，我们在应用中应该尽量避免触发闩锁的条件，例如：

? 热拔插过程中保证地线首先接触，然后是电源，最后才是信号 ? 在背板接口上采用串联电阻的方法限制电流，减少闩锁发生的概率 ? 多电源器件，严格遵守手册规定的上电和断电顺序 ? 避免信号和电源出现过压等情况：一方面应该采取措施避免信号线上出现浪涌，一方面应该避

免因为二极管钳位电路将浪涌泻放到电源而造成局部电源过压。

关于闩锁原理的详细介绍，可以找到很多参考文档。TI公司的文档SLYA014《Latch-up, ESD, and other Phenomena》介绍了闩锁和一些类似的现象，ZARLINK公司的文档《Understanding and Eliminating Latch-up in CMOS Applications》JEDEC标准EIA/JESD-78《IC Latch-up Test》介绍了闩锁测量的术语和方法，刘春杰的技术文档《普通电平逻辑器件应用指导书》中也有对闩锁的成因进行介绍。

返回 2.1.7. 器件工作速率符合设计要求

器件和引入信号的交流特性应该匹配，例如EPLD是否支持引入的高速时钟信号以保证逻辑能够正确采样；时钟BUFFER是否用来驱动比其所能支持的频率更高的时钟信号等。例如SN65MLVD200器件，其数据手册上的速率为100bps，折算成时钟频率为50MHz，如果我们用来驱动60MHz的信号，虽然可以工作，但是性能不能再得到数据手册上的保证。

使用边沿速率很低的信号驱动高速器件，可能在边沿上产生毛刺或者振荡，参见“对缓慢变化的信号需要使用带施密特输入的器件进行驱动”。

同时也不推荐使用高速器件驱动低速信号，因为高速器件对毛刺信号敏感，且容易使得系统的EMC性能恶化。

我们在设计中有时会遇到PP2S或者8KHz的时钟信号，单板工作实际上并不以之为时钟信号，而是采用更高速的时钟对这些信号进行采样，不要求这些信号边沿单调，时序相对也较为宽松。在设计中采用时钟驱动器驱动这些信号会使得系统的信号完整性问题恶化。根据系统时序裕量，可以根据需求采用普通的驱动器驱动，作为普通数据信号处理。

需要注意的是，时钟的占空比发生变化、系统 …… 此处隐藏：5330字，全部文档内容请下载后查看。喜欢就下载吧 ……