中兴设计开发部电路设计规范 - 图文(2)

20 21 规定 规定 内部公开▲ 信息等不必要信息不要显示。 元器件的位号要显示在该元件的附近位置，不应引起歧义。 芯片的型号和管脚标注，精密电阻、大功率电阻、极性电容、高耐压电容、共模电感、变压器、晶振，保险丝等有特殊要求的器件参数要显示出来，LED应标示型号或颜色。 22 23 24 25 26 规定 推荐 规定 规定 规定 差分信号规定使用“+/-”符号，“+/-”可以在网络名的中间或末尾。 无特殊要求（例如系统方案命名需求）差分信号以“+/-”结尾。 E1信号线采用TIP来表示同轴电缆芯线（双绞线的+），用RING来表示同轴电缆屏蔽层（双绞线的-）。 有确定含义的低电平有效信号采用*或者_N（引入逻辑的需要用_N）后缀结尾。“有确定含义”包括但不限于如下信号：片选，读写，控制，使能。 所有的时钟网络要有网络标号，以CLK 字符结尾，以便于SI分析、PCB布线和检查；非时钟信号禁止以CLK等时钟信号命名后缀结尾。时钟信号命名应体现出时钟频率信息。 27 规定 采用串联端接的信号（包括时钟），串阻在原理图上应就近放置于驱动器的输出端。串阻和驱动器之间不放置网络标号，串阻后的网络进行命名（时钟信号必须命名并满足时钟信号的命名规范）。 28 29 30 31 32 33 34 35 36 规定 规定 规定 推荐 规定 推荐 规定 规定 规定 所有单板内部电源网络的命名都必须采用“VCC”开头，单板接口电源的定义和系统定义保持统一。 经过滤波的电源必须命名，命名也必须以“VCC”开头。 在PCB布线时有特殊要求的网络要定义网络名，推荐在原理图上注明要求。 全局电源和地应调用原理图库中的符号。 确认多个部分组成的器件原理图库，在打包过程中位号正确，没有出现错位等现象。 不推荐使用“Location”硬属性解决位号错位问题。 使用Alias连接的网络，必须使用网络标号的方式进行连接，不能使用连线(wire)进行连接。 禁止使用SIZE属性放置多个器件，例如测试点、去耦电容、光学定位点等。 所有出页网络应放置出页符offpage/offpg，出页符的方向应和信号流向一致。 原理图必须进行交叉标注。除总线等字符太多无法调整的网络之外，交叉标注的字符不应重叠。 37 38 39 40 41 规定 推荐 规定 规定 offpage/offpg符号的调用，应根据信号流向采用正确的符号，不应将符号进行翻转、镜像后使用。 Offpage/offpg符号和交叉标注文字应尽量对齐。 器件管脚上的引线，应引出后再分叉，不得直接在器件管脚上分叉。 兼容设计、料单可配置部分、调试用最终不安装部分器件，应在原理图上注明。 原理图中的实现与设计说明中的描述一致。信号的命名应有意义。逻辑芯片管脚命名与设计说明、逻辑设计说明文档一致。建议信号命名尽量和有意义的芯片管脚命名一致。 42 43 44 规定 提示 推荐 提供各单点网络列表和未连接管脚列表，并一一确认 采用Cadence提供的工具对原理图和PCB的网表一致性进行检查。 原理图打印为PDF文件时，推荐使用Arial字体。 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 6 / 74 页

45 46 47 48 规定 规定 规定 规定 规定

内部公开▲

模块电路不加封面和目录页。 模块电路内部位号禁止使用硬属性。 模块电路使用Standard库中的inport，outport和ioport和顶层相连。 模块电路设计其他规范待添加

2. 电路设计 2.1 通用要求 编号 1 2 3 级别 规定 规定 规定 条目内容 单板网络的连接必须正确无误。（个人自查） 器件之间的接口电平匹配。 PECL到LVPECL的接口使用交流耦合（直流平衡情况）或3电阻端接。采用交流耦合作热拔插时需注意防止因电容积累电荷放电导致器件损伤，可在电容与单板输入/输出接口采用大电阻下拉。 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 规定 规定 提示 规定 提示 规定 推荐 规定 规定 规定 规定 规定 推荐 推荐 提示 规定 规定 单板热拔插对外接口器件选型必须能够满足热拔插要求。 热拔插接口设计，选用的器件内部不允许有从端口对电源的二极管钳位保护网络。 在不同电平接口时利用钳位二极管实现接口，需要考虑限制电流。 差分信号应考虑Failsafe功能。 Performance Exceeds 100 mA Per JESD 78, Class II。） 器件工作速率符合设计要求。 在满足系统性能要求的情况下，尽量降低信号的速率，采用慢速器件。 凡公司、事业部、部门有模块电路、通用电路，能够满足设计要求者，无特殊原因一律采用模块电路。优先选用公司级模块电路。 无模块电路可以调用，但是产品约定设计方式或者器件者，无特殊原因一律按照产品约定进行设计。 相同功能的电路，如无特殊要求应采用相同的电路和器件。 备注 了解CMOS器件的闩锁现象，选用不易发生闩锁的器件。（一般要求Latch-Up 使用同一个物料代码下有多个器件，确认每一种器件的能够满足应用要求。 单板上所有有复位管脚的芯片，要求复位脚软件可控。 CPU等的控制信号应使用上/下拉电阻保证上电时的状态确定。 阅读器件手册时，应该到器件厂商网站上寻找最新版本，并了解其版本变更历史和查阅最新版本勘误表。 对于设计中的可配置部分（包括为调试设计而最终不安装的部分），必须注明本板在线运行和调试使用的所有配置方式。 要考虑器件输出或驱动器输出的驱动能力，等效负载不能超过器件的驱动能 初次设计CPU、DSP和ASIC的配置管脚的上拉或下拉状态尽量设计成可调。 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 7 / 74 页

21 22 23 24 25 规定 规定 规定 规定 规定 内部公开▲ 力的80%。 MCU串口信号经芯片驱动后，将收发信号和地引到预留的3Pin插座 单板3Pin RS-232串口插座统一定义为：Pin1—本地发送Tx；Pin2—地线；Pin3—本地接收Rx。 通用件率满足事业部通用件率的要求：新板满足90%，改版满足80%。优先选用部门推荐的公用器件。

2.2 逻辑器件应用 编号 1 2 3 4 5 6 7 级别 规定 规定 规定 规定 规定 规定 规定 条目内容 不带内部上下拉和总线保持功能的CMOS/BiCMOS器件，未用输入端严禁悬空，必须通过电阻进行上拉或下拉处理。 单板带有可以裁减部分，原理图中部分器件可能不焊接时，需要确保这些器件不焊接不会导致其他器件的输入端悬空。 逻辑器件不用的引脚或者固定电平的信号如需预置电平处理，必须通过电阻上拉或者下拉，不允许直接接电源或地。 对器件未用输入端进行上拉或下拉处理，必须满足可测试性设计要求。 中断信号要通过上拉或下拉来使中断信号处在默认的非触发态。 则各级输入端都必须采用上拉或下拉电阻确定状态。 采用具有上电3态的器件驱动背板输入控制信号，如果该信号上电后立刻需要读取且不受上电复位控制（例如单片机ISP模块中的背板复位信号和下载使能信号），则必须采用电阻置初始电平。 8 9 10 11 12 13 14 15 16 规定 推荐 规定 推荐 规定 规定 规定 规定 推荐 信号线上的上拉或下拉电阻能够满足可靠预置电平要求。 对于CMOS器件，如无特殊要求单个管脚的上拉或下拉可以取10k，多个管脚或其他具体情况可以参见下面的条目和以及进行计算确定。 对使能内部上拉的ISP MACH 4000型EPLD，以及和Cyclone型FPGA通用IO管脚连接 …… 此处隐藏：5109字，全部文档内容请下载后查看。喜欢就下载吧 ……