现代电子技术综合实验报告—简易数字频率计

现代电子技术综合实验报告—简易数字频率计,基于XILINX的FPGA设计的简易频率计,用ISE仿真,采用VHDL编程,

现代电子技术综合实验

实 验 报 告

学院: 物理电子学院 姓名学号: XXXXXX

现代电子技术综合实验报告—简易数字频率计,基于XILINX的FPGA设计的简易频率计,用ISE仿真,采用VHDL编程,

摘要：数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少

的测量仪器。它是一种用十进制数字，显示被测信号频率的数字测量仪器，在电子技术领域有着广泛的应用。此次试验通过对数字频率计原理的学习掌握，利用已有的数字电路设计知识，配合相应的软件，如ISE软件的使用（设计输入、仿真、实现），了解可编程逻辑器件（FPGA）的一般情况，通过VHDL语言的描述来设计基于XILINX平台设计的数字频率计。并根据实验结果对误差的来源进行分析和计算。

一． 系统总体设计

1． 系统要求

设计一个数字频率计，其频率测量范围为10HZ—100MHZ，测量结果用6只数码显示，并且具有消隐功能。有3个拨码开关，用于控制档位的选择，有1只LED，当计数器溢出时做溢出指示。

数字频率计设计的具体指标如下： 1、被测输入信号：方波

2、测试频率范围为：10Hz～100MHz

3、量程分为三档：第一档：闸门时间为1S时，最大读数为999.999KHz 第二档：闸门时间为0.1S时，最大读数为9999.99KHz 第三档：闸门时间为0.01S时，最大读数为99999.9KHz。 4、显示工作方式：a、用六位BCD七段数码管显示读数。 b、采用记忆显示方法。

c、实现对高位无意义零的消隐。 2．系统工作原理

A. 频率的概念

所谓“频率”，就是周期性信号在单位时间(1秒)内变化的次数。若在一定的时间间隔T内计数，计得某周期性信号的重复变化次数为N，则该信号的频率可表达为：

B. 频率的测量

直接测量法

首先，被测信号①(以正弦波为例)经过放大整形后转变成方波脉冲②，其重复频率等于被测信号频率。把方波脉冲②加到闸门的输入端。由一个高稳定的石英振荡器和一系列数字分频器组成了时基信号发生器，它输出时间基准(或频率

f

N

T

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基准)信号③去控制门控电路形成门控信号④，门控信号的作用时间T是非常准确的(由石英振荡器决定)。门控信号控制闸门的开与闭，只有在闸门开通的时间内，方波脉冲②才能通过闸门成为被计数的脉冲⑤由计数器计数。

闸门开通的时间称为闸门时间，其长度等于门控信号作用时间T。比如，时间基准信号的重复周期为1S，加到闸门的门控信号作用时间T亦准确地等于1S，即闸门的开通时间——“闸门时间”为1S。在这一段时间内，若计数器计得N=100000个数，根据公式f = N / T，那么被测频率就是100000Hz。如果计数式频率计的显示器单位为“KHz”，则显示100.000KHz，即小数点定位在第三位。不难设想，若将闸门时间设为T=0.1S，则计数值为10000，这时，显示器的小数点只要根据闸门时间T的改变也随之自动往右移动一位(自动定位)，那么，显示的结果为100.00Khz。在计数式数字频率计中，通过选择不同的闸门时间，可以改变频率计的测量范围和测量精度。

直接测量的误差 其中

N 11

称为 误差

NNTfx f T

c 称为标准频率误差 Tfc

fx N T

fxNT

周期测量法

周期测量法的原理图如下： 其误差为： 其中

N 11

称为 误差

NNTfx

Tx N Tc

TxNTc

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Tc fc

称为标准频率误差

TCfc

C. 系统设计框图 系统设计框图如下：

放大整形电路：

放大被测信号并将其整形为方波脉冲，该方波脉冲经过闸门后送计数器计数。

石英振荡器：

产生一个频率(250kHz)高度稳定的信号送分频器分频。 分频器：

对石英振荡器产生的信号进行分频，得到100Hz、10Hz和1Hz三个基准频率；同时产一个1000Hz的信号作为扫描显示译码模块的时钟，以产生扫描选择信号。 门控电路：

门控电路在时间基准信号的控制下产生门控信号GATE，门控信号有效时，闸门开通，计数器计数。当门控信号停止作用时，闸门关断。此时，为了使计数结果能够在显示器上稳定的显示，门控电路要产生一个锁存命令Latch使锁存器锁存计数结果。在计数结果锁存以后，下一次计数开始以前，门控电路还要产生一个清零信号CLEAR将计数器清零，以便重新计数。

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二． 单元电路设计

分频器

分频器的功能是产生所需闸门控制信号及扫描时钟信号提供的标准信号是48MHz

输出四个信号1Hz，10Hz，100Hz，1KHz

源程序：

---------------------------------------------------------------------------------- -- Company: -- Engineer: --

-- Create Date: 19:13:01 09/15/2011 -- Design Name:

-- Module Name: div - Behavioral -- Project Name: -- Target Devices: -- Tool versions: -- Description: --

-- Dependencies: --

-- Revision:

-- Revision 0.01 - File Created -- Additional Comments: --

---------------------------------------------------------------------------------- library IEEE;

use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code. --library UNISIM;

--use UNISIM.VComponents.all;

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entity div is

Port ( clkin : in STD_LOGIC; clkout1 : out STD_LOGIC; clkout10 : out STD_LOGIC; clkout100 : out STD_LOGIC; clkout1k : out STD_LOGIC); end div;

architecture Behavioral of div is signal cnt1:integer range 1 to 24000:=1; signal cnt2:integer range 1 to 5:=1; signal cnt3:integer range 1 to 5:=1; signal cnt4:integer range 1 to 5:=1; signal count1:STD_LOGIC:='0'; signal count2:STD_LOGIC:='0'; signal count3:STD_LOGIC:='0'; signal count4:STD_LOGIC:='0'; begin process(clkin) begin

if clkin'event and clkin = '1' then if cnt1 = 24000 then

cnt1 <= 1;

count1 <=not count1; else

cnt1 <= cnt1 + 1;

end if;

end if; end process;

clkout1k <= count1; process (count1) begin

if cou …… 此处隐藏：3627字，全部文档内容请下载后查看。喜欢就下载吧 ……