高速电路信号完整性分析与设计六(4)

图6.25 最优旁路电容的放置

图6.26 电源滤波电容的放置位置

如图6.25及图6.26(a)所示，为旁路电容的一种放置方式。将芯片的地管脚直接通过一个低阻抗的过孔D(一般过孔的寄生电感约为1～2nH)连接到地平面上，这样芯片地管脚上的地弹噪声将通过过孔流入到地平面上，抑制了地弹噪声对芯片的影响。芯片的电源管脚通过一小段传输线（通常约为50～80mil长，寄生电感约为1～1.6nH）连接到电容的电源盘垫上，电容的电源盘垫和地盘垫直接通过过孔连接到电源平面和地平面上，这样电源管脚到地平面之间也将有一条低阻抗的通路，有效的克服了电源管脚上的电源噪声对芯片的影响。同时旁路电容附近的电源层上的噪声也将通过过孔B、旁路电容、过孔C这样一条低阻抗通道流入到地平面上，这样的放置方式有效的抑制了噪声对芯片以及电源和其他系统的影响。

如图6.26(b)所示，将过孔B放在电容电源管脚和芯片电源管脚之间，这样将增加通路A的环路电感，当电容和芯片不是位于同一层时，一般采用这种方式。

如图6.26(c)所示，将电容电源管脚处的电源过孔B改打到接近芯片电源管脚A处，这种放置方式类似于上述第二种放置方式，将导致环路电感的增加，此方式应避免。

如图6.26(d)所示去掉电容电源管脚和芯片电源管脚之间的传输线，而将芯片电源电容电源管脚和芯片电源管脚之间通过大的电源平面连接到一起，这样通路A 包括：两个过孔、一个电源平面、一个电容，也同样增加了环路的电感，而且噪声将对电源平面带来不可预知的影响，另外还增加了过孔的数量，减少了板子上的布线面积。此方式也应尽量避免。

6.3.2 驱动电路的设计

1. 驱动电路的设计方案一

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高速电路设计是一项非常复杂的过程,随着系统设计的复杂性和集成度的大规模提高,高速电路产生的传输线效应和信号完整性问题经常会使传统方法设计的数字电路无法工作。网络通信与电子技术的飞速发展使得高速电路设计技术已经成为电子系统设计工程师必备的手段。近些年国内外的大量的研究成果,构成了高速电路设计的一个新型学科

从驱动的角度考虑，我们设计了一个具体的降噪电路，如图6.27所示，这个电路在原来模型电路的基础上多加一级驱动，它可以有效地延长电压的上升和下降时间。左边的逻辑电路有两个作用，既可以作为后一级驱动器的驱动源，保证电路的功能，又可以在不影响电路功能速度的前提下，调整前级驱动的器件尺寸，使到达P管和N管的开关时间尽可能的长，减少电流的变化量，降低同步开关噪声。但该电路增加了一些器件，相应地会加大芯片面积。

图6.27 可降低电流变化率的改进电路

对所设计的降噪电路和模型电路进行HSPICE仿真，仿真结果如图6.28所示，仿真结果表明普通模型电路产生的噪声电压最大值为2.28V，而改进电路的最大噪声电压仅为0.416V，很明显采用二级驱动的电路有良好的降噪效果。

图6.28 降噪效果对比

2. 驱动电路的设计方案二

由6.2.1节分析可知，不论是地弹噪声还是电源噪声，都是由直通电流和充/放电电流产生。可采取先去除直通电流再降低输出级的电压变化率的方法减小同步开关噪声，并通过时序控制逻辑电路和可控电压变化率电路来实现。具体实现电路如下：

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高速电路设计是一项非常复杂的过程,随着系统设计的复杂性和集成度的大规模提高,高速电路产生的传输线效应和信号完整性问题经常会使传统方法设计的数字电路无法工作。网络通信与电子技术的飞速发展使得高速电路设计技术已经成为电子系统设计工程师必备的手段。近些年国内外的大量的研究成果,构成了高速电路设计的一个新型学科

图6.29 设计原理框图

图6.29是设计原理框图。其中，VIN是信号输入端，EN0是时序控制逻辑电路的使能端，CONP和CONN是时序控制逻辑电路输出，EN1是可控电压变化率电路的使能端，VINP和VINN 为可控电压变化率电路的输出，VOUT是信号输出端。

下面从时序控制逻辑电路和可控电压变化率电路两方面来讨论在信号的输入前端加入附加电路的角度来减小SSN。

（1） 时序控制逻辑电路

去除直通电流。方法是将输出级的NMOS 和PMOS 两个管子的栅级不连在一起，并确保NMOS和PMOS 的各自开关时间不一致，使它们不同时导通。图6.30虚线框内是一个具体的时序控制逻辑电路。

图6.30 时序控制逻辑电路

假设此电路的初始状态是输入端VIN为高电平，使能端EN0是高电平。当输入端VIN从高电平转换到低电平时，与非门NAND1 将改变状态，如图6.31所示，CONP端也将从低电平转换到高电平。所以直到CONP端的电压升到很高时，反馈反相器INV1才会翻转成低电平。这样就增加了CONP端转换和CONN 端转换之间的延时DELAY1。延时DELAY1 的作用是为了在MN管导通之前先使MP管截止。

同理，若电路初始状态是输入端VIN为低电平，使能端EN0为高电平。当输入端VIN从低电平转换到高电平时，或非门NOR1将改变状态，如图6.31所示，CONN端也将从高电平转换到低电平。所以直到CONN端的电压降到很低时，反馈反相器INV2才会翻转成高电平。这样就增加了CONN端转换和CONP端转换之间的延时DELAY2。延时DELAY2的作用是为了在MP管导通之前先使MN管截止。

在上述两个过程中， MN管和MP管不能同时导通，达到了去除直通电流目的。

注：设计反馈反相器INV1时，使它的阈值电压远远大于电源电压的一半（Vm>>VDD/2） 设计反馈反相器INV2时，使它的阈值电压远远小于电源电压的一半（Vm<<VDD/2）

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高速电路设计是一项非常复杂的过程,随着系统设计的复杂性和集成度的大规模提高,高速电路产生的传输线效应和信号完整性问题经常会使传统方法设计的数字电路无法工作。网络通信与电子技术的飞速发展使得高速电路设计技术已经成为电子系统设计工程师必备的手段。近些年国内外的大量的研究成果,构成了高速电路设计的一个新型学科

（从上至下依次为） Vin Vconn Vconp Imn

Imp

图6.31 时序控制电路的波形图

（2）可控电压变化率电路

为了降低充/放电电流引起的噪声，必须要减小充/放电电流的变化率(di/dt)。一般说来，降低输出级的电压变化率(dv/dt)可以减少充/放电电流的变化率。对于输出级的电压变化率，可以通过控制前级驱动的驱动电流的大小来控制它。图6.32中大虚线框内是一个具体的可控电压变化率电路；其中，小虚线框内的PART1是用来控制充电电流，而小虚线框内的PART2则用来控制放电电流。

图6.32 可控电压变化率电路

在图6.32中，CONN端和CONP端是由时序控制逻辑电路产生的，它们有不同的时序，以此来控制MP管和MN管不同时导通，避免了直通电流的产生。

在PART1 中，可以选择M5、M7、M8 提供不同大小的驱动电流来驱动MN管，使得驱动MN 管的电压变化率不同，也就引起了不同大小的噪声电压。假设CONN端为高电平，当EN1为低电平，则M8导通，这时有较大的电流来驱动MN管，驱动MN 管的电压变化率大，VOUT 端以较快的速度降到低电平，这就产生了较大的噪声电压；在保证电路速度的 18

高速电路设计是一项非常复杂的过程,随着系统设计的复杂性和集成度的大规模提高,高速电路产生的传输线效应和信号完整性问题经常会使传统方法设计的数字电路无法工作。网络通信与电子技术的飞速发展使得高速电路设计技术已经成为电子系统设计工 …… 此处隐藏：2244字，全部文档内容请下载后查看。喜欢就下载吧 ……