高速电路信号完整性分析与设计六(2)

当输入端从低电平转换到高电平时，P管由饱和区经线性区进

入截止区，而N管则由截止区经线性区进入饱和区。在此过程中两

个管子同时导通，这时会产生很大的尖峰电流，从而产生同步开关

噪声。电感LVDD和晶体管的等效电容组成LC振荡，在VDDINT引起

小的电压摆幅，而负载电容CL要对N管放电，LVSS上不仅有直通电

流还有放电电流，所以LVSS上的电流变化要比LVDD上的大得多，LVSS

上的电压降将很大，在这个转换过程中噪声主要由电感LVSS引起，

属于地弹噪声。

结合前面的同步开关噪声模型（见图6.10）构建缓冲器（封装）

的简化模型如图6.11所示。

图6.10

同步开关噪声

图6.11 缓冲器-封装的简化模型

对于推拉式CMOS晶体管可以采用线性近似法，开关噪声可以被估算：

di n Lt （6.2） dt

Ipt n Ip L Lt ＝ at （6.3） at peff r r

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高速电路设计是一项非常复杂的过程,随着系统设计的复杂性和集成度的大规模提高,高速电路产生的传输线效应和信号完整性问题经常会使传统方法设计的数字电路无法工作。网络通信与电子技术的飞速发展使得高速电路设计技术已经成为电子系统设计工程师必备的手段。近些年国内外的大量的研究成果,构成了高速电路设计的一个新型学科

Lt是总的电源引脚的等效电感，Leff是连向电源端的一个引脚的等效电感，Ipt是总的峰值驱动电流，n是同时开关的驱动器的数目；p是电源引脚的数目，tr是电压脉冲的上升时间，a（0<a<1，在下图4与5中选择a=0.5）是到达最大驱动电流Ip的tr的比例序数。

利用集总元件模型，驱动电流为：

Ip=（Co+ C + Ci）

CLdV （6.4） dtVpptr （6.5）

Co是驱动的输出电容，C是信号线的等效电容；Ci是接收端的输入电容；CL=（Co+C+Ci）是驱动总的负载电容；Vpp是峰峰值。代入得：

n nLeffCLVpp

pat2r （6.6）

实际上，上面方程给出的SSN过大，因为SSN是负反馈，会减小驱动峰值电流和开关率。SSN与CMOS驱动同步开关数目并不是正比的线性关系。考虑负反馈，峰值驱动电流变为：

Ip＝K VK n 2 （6.7） 2

pVK=VDD-Vin-tp；Vin是输入电压；Vtp是p沟道MOS管的阈值电压；K=μ

是p沟道驱动晶体管的跨导参数；μ

L是沟道的长度。SSN变为：

n Vk pCox(W/L)是空穴迁移率；Cox是MOS电容；W是沟道的宽度；LefnKatrpf[1 2Vk] （6.8） LeffnKpart

式6.7和6.8中k是材料和几何参数，但是能被表示为可测量的电特性参数，假设没有噪声反馈 (Vn=0) 时, 式6.7变为；

Ip=

可得:

K =μpCox(W/L) K2Vk （6.9） 22VPPCL （6.10） trVk2

故影响同步开关噪声的因素有驱动器的开关时间tr，驱动器管的跨导参数K，等效电感Leff，不同的驱动数目和电源引线数目的比率n/p等等。

假定CMOS的峰值电压Vpp＝VDD=5V, CL=10Pf，Leff＝2nH，用模型进行SPICE仿真的结果如图6.12所示，和式6.6、6.8很一致。

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高速电路设计是一项非常复杂的过程,随着系统设计的复杂性和集成度的大规模提高,高速电路产生的传输线效应和信号完整性问题经常会使传统方法设计的数字电路无法工作。网络通信与电子技术的飞速发展使得高速电路设计技术已经成为电子系统设计工程师必备的手段。近些年国内外的大量的研究成果,构成了高速电路设计的一个新型学科

图6.12很好的反映了SSN与上升时间tr以及不同的驱动数目和电源引线数目的比率n/p的关系。可见当上升时间 tr 大于5ns时SSN可以忽略，但是当上升时间小于1ns时必须要考虑。

图6.12 对于不同上升时间信号和不同的驱动数目和电源bond wire的数目的比率情况下的SSN

(ⅰ)n/p=10，(ⅱ)n/p=5，(ⅲ)n/p=2，(ⅳ)n/p=1，(ⅴ)n/p=1/2

由上述分析虽然可以得出通过延长开关上升时间tr或者降低W／L都能够降低同步开关噪声的结论。但是必须注意，延长tr或者降低W／L也会引起电路的速度变慢，所以上述的变化应在确保电路速度要求的前提下，尽可能地延长开关上升时间tr或降低宽长比W／L。

另外，虽然降低管子沟道宽长比（W/L）具有降低开关噪声的效果，但由于降低了宽长比直接降低了电流，从而降低了其后续电路的驱动能力，所以采用的较少。对原先6.11的模型，取两种宽长比进行仿真比较，结果如图6.13所示：

图6.13 不同的宽长比降噪对比

另外由上述推到可得宽长比越大，噪声将越大，但这只是数学上的推导。当噪声到达(Vin-VT)时，N管将截止，所以噪声不会无限增大，而会出现饱和。同时，增大n和L也有同样的饱和效果。宽长比与最大噪声的关系由下图6.14表示：

图6.14 Vnmax与W/L的关系

此外，同步切换噪声是由寄生电感上的电流变化量引起的，我们可尽量降低电源分布系统上的寄生电感和降低电流的变化量来减少同步切换噪声。

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高速电路设计是一项非常复杂的过程,随着系统设计的复杂性和集成度的大规模提高,高速电路产生的传输线效应和信号完整性问题经常会使传统方法设计的数字电路无法工作。网络通信与电子技术的飞速发展使得高速电路设计技术已经成为电子系统设计工程师必备的手段。近些年国内外的大量的研究成果,构成了高速电路设计的一个新型学科

6.2.2 同步开关噪声电路分析

根据上一小节的分析，在考虑电流回路上的寄生电感的情况下，构建高速电路多个驱动器供电的模型如图6.15所示。模型中包含了同步开关噪声分析中需要的所有组件。Driver1、Driver2和Driver3为芯片外部驱动器，Driver 4为芯片内部驱动器，它通过封装和系统连接起来。这个封装模型包括自电感，而互电感没有在图中标出，由于电阻对开关噪声的影响很小，忽略其影响，片外驱动器的负载用电容表示（Lp和Lg为封装中电源和地的寄生电感，Ls为系统电源的电感）。

图6.15 SSN分析电路模型

在结合电路模型时，需要考虑两种情况：对于片内驱动器开关，Driver4将信号传输到驱动器Driver1；对于片外驱动器开关，Driver1、Driver2和Driver3将信号传输到系统的接收器(这里由电容表示)。所以SSN也分为两种情况：片内驱动器开关引起的片内开关噪声（On-chip SSN）和片外驱动器开关引起的片外开关噪声（Off-chip SSN）。

两种情况下封装电感的影响是不一样。可以看到当内部Driver4开关，Driverl作为接收端时，其回流途径只经过电源和地，和器件封装中信号管脚的寄生电感L1无关；而当Driver1（或Driver2，Driver3）作为开关输出时，这时的电流将流经信号线和地，但不经过芯片的电源管脚（信号跳变为1到0），与器件封装中电源的寄生电感Lp无关。

1. 芯片内部开关噪声（On-chip SSN）

片外驱动器开关状态下，Driver4对Driver1的输入电容进行充放电。由高电平到低电平转换时的电流路径如图6.16所示，这时Driver4对Driver1下方的电容进行放电，同时对上方的电容充电，前者由于电流只在芯片内部流动，所以不会产生互连噪声；但是后者的电流流经封装和电源供电电感并感应出电压Ldt。电平由低到高变换时，上面的电容被放电，而下面的电容被充电，电流路径不变。…… 此处隐藏：2768字，全部文档内容请下载后查看。喜欢就下载吧 ……