高速电路信号完整性分析与设计六(3)

7）更高要求的情况下可以将芯片不经过封装而直接装配到系统主板上，这称为DCA 技术(Direct Chip Attach)，从而完全剔除封装电感。这个方法可以使系统达到非常高的性能，但却会导致另一些问题，比如测试、集成和可靠性等，目前的技术水平还难以做到。

低成本的系统可使用QFP封装和在主板上布置表贴旁路电容；而高性能、高成本系统可采用BGA封装和完整的电源和地平面来最小化电感，并在主板和封装上同时使用旁路电容。

图6.17 带旁路电容的片内驱动器1到0开关状态时的电流路径

2. 芯片外部开关噪声（Off-chip SSN）

片外驱动器开关(高电平到低电平)时的电流流动路径如图6.18所示，电流从地线流出，从信号线流回，不经过电源线；反之，如果是低电平到高电平的转换，电流将从信号线流出，从电源线流回，不经过地线。可见它和片内驱动器开关时的电流路径是不同的，主要区别在于片外驱动器开关时电流会流过信号线电感，而且对于不同开关状态其电流回路也不同，1到0跳变时，回流不经过封装的电源管脚，0到1跳变时，回流不经过封装的地管脚，所以两种情况要区别对待。

当1到0开关状态时，可计算地线电感产生的电压为（不考虑系统电源电感）：

Vgb=(L1+Lg-2M1g)di （6.13）

dt

图6.18 片外驱动器1到0开关状态时的电流路径

这个电压相对片外系统地来说为正值，所以这时芯片内部的地和系统地并不是保持同样的零电位，而是存在Vgb的电压波动，即地弹（Ground bounce）。同样对于0到1开关状态， 10

高速电路设计是一项非常复杂的过程,随着系统设计的复杂性和集成度的大规模提高,高速电路产生的传输线效应和信号完整性问题经常会使传统方法设计的数字电路无法工作。网络通信与电子技术的飞速发展使得高速电路设计技术已经成为电子系统设计工程师必备的手段。近些年国内外的大量的研究成果,构成了高速电路设计的一个新型学科

由于电源电感上感应电压的影响，会给电源造成一定的压降，片内电源参考电位将低于系统的电源参考电位，即电源反弹。

由式(6.13)可以看出，地弹噪声只根源于封装寄生电感，和系统的电源及地电感无关，这就是地弹噪声并不能代表同步开关噪声的原因。

图6.19带旁路电容的片外驱动器1到0开关状态时的电流路径

地弹噪声影响片内的电源完整性，由于片内的供电电压为Vs-Vgb，所以地弹噪声直接导致轨道塌陷噪声，可以采取以下措施来减小:

1） 降低驱动器的边沿速率。满足时序要求的最慢边沿速率将产生最小的噪声。但同时，较慢的边沿速率对内核噪声更加敏感。试验表明，内核噪声在信号上升或者下降时会耦合到预驱动电路，从而引起信号的抖动。信号转换越慢，噪声也就越容易耦合到信号边沿。

2） 降低封装回路电感，即减小自感或者增大互感。

3） 在封装内部使用旁路电容，让电源和地共同分担电流回路，减小电压波动，如图6.19所示。注意，使用系统旁路电容是无法减小由片外信号传输引起的地弹噪声的。

电源弹跳同样也导致轨道塌陷，可以使用相同的分析方法和抑制措施。

图6.20 片外驱动器1到0开关状态时的地弹和静态线噪声

地弹也影响片外的信号完整性，如图6.20所示，Driver2和Driver3保持低电平，即把片内的地电位传输到参考电位为系统地电位的片外接收器。由于地弹的影响，接收器接收到的

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高速电路设计是一项非常复杂的过程,随着系统设计的复杂性和集成度的大规模提高,高速电路产生的传输线效应和信号完整性问题经常会使传统方法设计的数字电路无法工作。网络通信与电子技术的飞速发展使得高速电路设计技术已经成为电子系统设计工程师必备的手段。近些年国内外的大量的研究成果,构成了高速电路设计的一个新型学科

信号电平为Vgb而不是零，这个不希望有的噪声称为静态线噪声。如果静态线噪声足够大的话，接收器可能会将接收到的信号认为是1而不是0，因此导致错误的信号接收。

静态线噪声随着地弹的减小而减小。此外，因为静态线噪声是经过负载电容滤波之后的地弹，所以，大电容负载会感受到更小的静态线噪声，高速系统需要使用较小的电容，所以它对静态线噪声更加敏感。

和地弹引起低电平信号的静态线噪声一样，电源弹跳会导致高电平信号的静态线噪声，根据信号质量要求，仿真和测量应该同时考虑到这两种情况。

综上所述，真正影响系统性能的两个因数是轨道塌陷和静态线噪声，噪声水平都取决于环路电感的大小，测量和仿真都要针对这两者进行。

6.3 降低开关噪声的电路设计

并没有很多方法可以快速地对它的值进行评估。只有对封装和电源分配系统进行仔细的检查和详细的仿真才能得出一个较为合理结果。因为影响SSN 的因素实在是太多了，所以不可能要求得到一个精确的答案，而且要评估的几何体都是自然的三维结构，很大程度上还取决于单个芯片的封装（或者连接器）和管脚分布。由于这个问题的困难度，所以建议对SSN 的估算最好是通过仿真和测量的双重途径。而对于这种噪声源的控制，也只能遵循一些通用的规则。根据同步开关噪声的产生原因，我们可以从去耦电容的放置，驱动级，以及芯片封装等主要几个方面讨论如何在设计中减小SSN，并分别对其进行仿真比较。

6.3.1 去耦电容的使用

在实际设计中，经常加去耦电容于PCB 和MCM 系统抑制同步开关噪声。理论上若去耦电容足够大并靠近有源电路，则可消除SSN噪声，如图6.21所示。但电容本身和通孔、电源板都有寄生电感，如果所有的电感之和远大于实际电源总线的电感，则不管去耦电容多大，也没有去耦效果. 如两电感值相等，则即使加更大的电容，去耦效率也仅为一半或更低。

图6.21 不同去耦电容下的同步开关噪声

因此，为了有效地抑制同步开关噪声， 倾向使用自激频率比较高、高Q 值的中等电容(约1～10nF)分布于整个模块(因为大表面封装电容(如≥100nF)通常寄生电感大)。

1. 去耦电容的具体应用

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高速电路设计是一项非常复杂的过程,随着系统设计的复杂性和集成度的大规模提高,高速电路产生的传输线效应和信号完整性问题经常会使传统方法设计的数字电路无法工作。网络通信与电子技术的飞速发展使得高速电路设计技术已经成为电子系统设计工程师必备的手段。近些年国内外的大量的研究成果,构成了高速电路设计的一个新型学科

在电路设计中可通过在芯片内部加去耦电容（即在GNDINT与VDDINT之间加去耦电容）的办法减小SSN的作用，如图6.22所示：

图6.22去耦电容降噪声电路

利用软件对SSN进行具体分析时，可以构建图6.11所示电路模型结构进行Spice仿真。驱动端的输出缓冲器的详细模型可以如图6.23所示：

图6.23 输出缓冲器建模

在对6.2.2节图6.15中的模型进行了具体仿真分析，将三条信号线其中一条为开关状态(高电平为3.3V，低电平0V)，另外两条分别保持高电平和低电平，负载用25pF的电容模拟。

图6.24为仿真的结果，其中横坐标表示时间（单位；ns），纵坐标表示电压（单位：V）： (a)为有状态切换的信号线负载端电压波形；

(b)为片内驱动器获得的供电电压波形；

(c)为保持低电平的驱动器负载端电压波形；

(d)为保持高电平的驱动器负载端电压波形。

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