第四章_基本数字集成电路

基本数字集成电路

第四章 基本数字集成电路

电子信息工程学院 董素鸽

基本数字集成电路

主要内容4.1 4.2 4.3 4.4 4.5 4.6 CMOS反相器 反相器 典型组合逻辑电路 典型CMOS时序逻辑电路 典型 时序逻辑电路 扇入扇出 互联线电容与延迟 存储器

基本数字集成电路

数字电路基本常识电路中只存在逻辑高电平 逻辑低电平 逻辑高电平与逻辑低电平 逻辑高电平

逻辑高电平：逻辑 逻辑高电平：逻辑1 逻辑低电平：逻辑0 逻辑低电平：逻辑

通常认为：低电平近似等于电压0v 高电平近似等于电压VDD

基本数字集成电路

4.1 CMOS反相器 反相器什么是反相器？ 输入为高电平1时 其输出为低电平0 输入为高电平 时，其输出为低电平 输入为低电平0时 其输出为高电平1 输入为低电平 时，其输出为高电平 CMOS反相器： 由NMOS和PMOS两个 和 两个MOS管连接构成的反 管连接构成的反 两个 相器电路。 相器电路。

基本数字集成电路

本小节主要内容CMOS反相器的结构 反相器的结构 CMOS反相器的工作原理 反相器的工作原理 CMOS反相器的静态特性 反相器的静态特性 CMOS反相器的动态特性 反相器的动态特性 CMOS反相器的功耗 反相器的功耗

基本数字集成电路

CMOS反相器的结构 反相器的结构图4.1NMOS栅极接高电压时导通， 栅极接高电压时导通， 栅极接高电压时导通 PMOS栅极接低电压时导通 栅极接低电压时导通MP VDD

当Vin为低电平，NMOS截 为低电平， 为低电平 截 导通， 止，PMOS导通，VDD与 导通 Vout之间形成通路，Vout 之间形成通路， 之间形成通路 为高电平 为高电平， 当Vin为高电平，PMOS截 为高电平 截 导通， 止，NMOS导通， VDD与地 导通 之间形成通路， 之间形成通路，Vout为低电 为低电 平

Vin

Vout

MN

CL

基本数字集成电路

CMOS反相器的等效模型 反相器的等效模型其最重要的参数 响应时间， 即响应时间，通 过等效模型可近 似得出， 似得出，其响应 时间与C 时间与CL的时间 常数有关 t(低到高 低到高)=RpCL 低到高 t(高到低 高到低)=RnCL 高到低图4.2 当输入为低电平时， (a)中，当输入为低电平时，NMOS管 ) 管 截止， 通过导通的PMOS管向 L充 管向C 截止，VDD通过导通的 管向 使输出端的电平成为V 电，使输出端的电平成为 DD

当输入端为高电平时， (b)中，当输入端为高电平时，PMOS管 ) 管 截止， 通过导通的NMOS管向地端放 截止，CL通过导通的 管向地端放 最终使输出端的电平变为0 电，最终使输出端的电平变为

基本数字集成电路

4.1.2CMOS反相器的静态特性 反相器的静态特性静态特性包含其开关阈值和噪声容限

电压传输特性(VTC) 图4.4反转点：Vout=Vin,此时的Vout被称为开关阈值 反转点： ,此时的 被称为开关阈值 开关阈值？ 开关阈值？ 噪声容限？ 噪声容限？

基本数字集成电路

开关阈值Vs为Vin=Vout点的输出电压 Vs的公式表示为：VDSp VDSn (V

TN + ) + r (VDD + VTP + ) 2 2 VS = 1+ r其中

r=

k pVDSp knVDSn

∝

Wp Wn得出什么结论？ 得出什么结论？

改变PMOS宽度 宽度Wp与NMOS宽度 宽度Wn之比，可以使 的值改变， 之比， 的值改变， 改变 宽度 与 宽度 之比 可以使Vs的值改变 致使VTC的过渡区平移 致使 的过渡区平移

基本数字集成电路

开关阈值在某些设计中可以利用开关阈值与沟道宽度的 关系来调节Vs

图4.5 Vin的零值受噪声影响干扰严重

提高反相器的开关阈值可以得到一个确定的响 应

基本数字集成电路

噪声容限为什么要设置噪声容限？图4.4 VTC 输入输出需要在一定的范围内才能保证正确的输出

考虑级联的多级反相器图4.6 为了避免电路的输出产生异常， 为了避免电路的输出产生异常，必须设置噪声的范围

基本数字集成电路

噪声容限将VCT图中增益为 的点确定为转折点 图中增益为1的点确定为转折点 图中增益为 第一个点： 第一个点：Vin=VIL Vout=VOUH 第二个点： 第二个点：Vin=VIH Vout=VOUL 当VOL<Vin<VIL 认为输出是有效的高电平 当VIH<Vin<VOH 认为输出是有效的低电平 由此得出噪声容限： 由此得出噪声容限： NMH=VOH-VIH

NML=VIL-VOL

基本数字集成电路

4.1.3 CMOS反相器的动态特性 反相器的动态特性主要考虑其传输时间 传输时间与器件电容大小有关 CMOS反相器中有哪些电容？ 主要考虑负载电容CL CL主要由三个部分的电容组成 CL=Cself+Cwire+Cfanout Cself为自身负载电容，Cwire为连线电容， 为自身负载电容， 为连线电容， Cfanout为扇出电容

基本数字集成电路

1.门扇出电容 门扇出电容由后级门的输入引起的本级门的扇出电容CG 取决于该门驱动的扇出的个数 图4.7输入电容主要考虑栅极与沟道间的电容C 输入电容主要考虑栅极与沟道间的电容 Gn与CGp, 栅极欲掺杂区重叠部分的电容C 栅极欲掺杂区重叠部分的电容 OL 图4.8

CG = CGn + 2COL + CGp + 2COL = COX LWn + 2ColWn + COX LW p + 2ColW p = (COX L + 2Col )(Wn + W p )

基本数字集成电路

门扇出电容CG = CGn + 2COL + CGp + 2COL = COX LWn + 2ColWn + COX LW p + 2ColW p = (COX L + 2Col )(Wn + W p )

若将公式中的 C L + 2C 定义为栅极电容Cg,在 0.13um工艺下：OX OL

Cg = COX L + 2Col = 1.6 fF / µ m + 2*0.25 fF / µ m = 2 fF / µ m在过去20年里， 一直保持为此常数值 在过去 年里，Cg一直保持为此常数值 年里

基本数字集成电路

门扇出电容将Cg的值代入 G的公式中： 的值代入C 的公式中： 的值代入

CG = Cg (Wn + W p ) = 2 fF / µ m(Wn + W p )扇出电容为每个C 扇出电容为每个 G的总和C fanout = ∑ CG = n * CG = n * CgWC fanout = Cg (Wn1 + W p1 + Wn 2 + W p 2 + ...)门扇出电容与后级门的栅电容有关， 门扇出电容与后级门的栅电容有关，也与后级门的沟道宽度有关