中兴设计开发部电路设计规范(2)

2.2 逻辑器件应用编号 1 级别 规定 条目内容 不带内部上下拉和总线保持功能的 CMOS/BiCMOS 器件， 未用输入端严禁悬 空，必须通过电阻进行上拉或下拉处理。 2 规定 单板带有可以裁减部分，原理图中部分器件可能不焊接时，需要确保这些器 件不焊接不会导致其他器件的输入端悬空。 3 规定 逻辑器件不用的引脚或者固

定电平的信号如需预置电平处理，必须通过电阻 上拉或者下拉，不允许直接接电源或地。 4 5 6 规定 规定 规定 对器件未用输入端进行上拉或下拉处理，必须满足可测试性设计要求。 中断信号要通过上拉或下拉来使中断信号处在默认的非触发态。 多级具有上电 3 态的器件级联驱动信号时， 如果信号上电过程要求确定电平， 则各级输入端都必须采用上拉或下拉电阻确定状态。 7 规定 采用具有上电 3 态的器件驱动背板输入控制信号，如果该信号上电后立刻需 要读取且不受上电复位控制(例如单片机 ISP 模块中的背板复位信号和下载 使能信号) ,则必须采用电阻置初始电平。 8 9 规定 推荐 信号线上的上拉或下拉电阻能够满足可靠预置电平要求。 对于 CMOS 器件，如无特殊要求单个管脚的上拉或下拉可以取 10k,多个管 脚或其他具体情况可以参见下面的条目和以及进行计算确定。 10 规定 对使能内部上拉的 ISP MACH 4000 型 EPLD,以及和 Cyclone 型 FPGA 通用 IO 管脚连接的网络，下拉电阻采用 1K,上拉电阻可选择 10K。 11 12 推荐 规定 数据总线的下拉不宜使用太大的电阻，推荐使用 1K。 OSC 的 ST_N 管脚应该加上拉电阻(推荐值为 1k,建议直接调用晶振滤波模 块电路) 。 13 规定 对背板输出的驱动器，如果其 OE 端需要控制，应采用电阻设置为输出无效 状态。对于常见的 244 器件，OE*应该采用电阻上拉。 14 规定 参照器件的 Datasheet 将所有控制脚通过电阻进行上拉或下拉， 特别是芯片的 OE /CE 端。 15 16 规定 推荐 Enable、Set、Reset、Clear 和三态器件输出的上拉、下拉正确 上下拉电阻放在接收端器件处。对于 1 个驱动多个接收的网络，非特殊需要 只放置 1 个上下拉电阻。若接收器件全部放置在同一页面，在接收器页面放 置上下拉电阻； 若接收器件分布在不同页面上， 在驱动器端放置上下拉电阻。 17 规定 避免使用一个排阻同时对信号进行上拉和下拉。 器件手册规定优先 备注

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2.3 时钟设计

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2.5 可编程逻辑器件

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内部公开▲ 内部公开单元、CPU 核等资源，经过精确预算，允许使用到 100%。 2 推荐 预留一定数量的测试 IO (一般推荐

不小于实际使用的 IO 数的 10%) 测试 IO , 中要有一定量(不少于 40%)要连接在测试针上。根据逻辑的复杂程度和管 脚占用情况、版面紧凑程度可以斟酌安排。第一版测试针可以多留一些，稳 定之后的版本可以少一些。 3 规定 可编程逻辑器件的输入时钟至少有一个本地的不间断时钟。CPU 接口等部分 的设计，必须采用本地时钟完成。 4 规定 对于逻辑芯片的输入时钟， 如果使用内部锁相环， 必须保证时钟的输入频率、 占空比、抖动、输出频率满足锁相环要求。锁相环电路尽量按照芯片提供的 参考电路设计。 5 规定 对于可编程逻辑器件的悬空管脚(包括测试管脚、设计裁减导致的悬空输入 等) ,必须确认其在正常工作中不能悬空。 6 推荐 Lattice ISP Mach4000 系列器件，建议使能内部上拉，外部上拉采用 10K,下 拉采用 1K 设计。 7 推荐 一般情况下，Cyclone 器件外围上拉可采用 10K,下拉采用 1K 设计，避免下 载之前出现不定态电平。 8 9 10 11 12 13 提示 规定 规定 规定 规定 规定 Cyclone 器件设计时应对可能悬空的输出管脚使能内部上拉。 PLD 设计中，不推荐使用可编程的总线保持功能。 EPLD/FPGA 的专用输入管脚(时钟输入管脚)不要悬空 FPGA 的 Done 指示管脚(包括 Conf_Done 和 Init_Done 信号)需要被监控。 不要用特殊管脚当做普通的 IO 使用。 FPGA 全局时钟输入必须从全局时钟输入管脚引入；其他时钟信号也应尽量 从专用时钟输入管脚引入；全局复位以及其他全局信号尽量从专用的全局引 脚引入。 14 规定 逻辑芯片的 nConfig、Conf_Done 和 nStatus 管脚应上拉，电阻选择参考手册 规定。 15 推荐 为了防止 FPGA 的 nConfig 信号受到毛刺干扰，导致逻辑芯片异常掉逻辑， 可在 nConfig 管脚加一个 RC 电路。RC 电路靠近 FPGA 防止 16 规定 对于采用 AS 模式下载的设计，要保证 nConfig 的上升沿落在 3.3V 电源稳定 之后。 17 提示 可能的话提供一定的慢速时钟给 EPLD/FPGA,在长定时时可以节省资源。 参考上下拉部分规范 参考上下拉部分规范

2.6 电源设计编号 1 2 级别 规定 推荐 条目内容 热拔插系统必须使用电源缓启动设计。 在压差较大或者电流较大的降压电源设计中，建议采用开关电源，避免使用 LDO 作为电源。对纹波要求较高的场合中，可以采用开关电源和 LDO 串联 使用的方法。 3 规定 LDO 输出端滤波电容选取时注意参照手册要求的最小电容、电容的 ESR/ESL 等要求确保电路稳定。推荐采用多个等值电容并联的方式，增加可靠性以及 提高性能。 备注

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内部公开▲ 内部公开9 规定 系统应对指示灯颜色、状态进行规定。指示灯设计，绿灯亮/灭表示正常或者 工作状态，红灯亮表示有告警，灭表示无告警。特殊情况下允许采用黄灯指 示。除非外观需要，不推荐采用其他颜色的指示灯。 10 规定 面板灯必须经过驱动器进行驱动，应该采用低电平有效方式点灯(纯电源板 另外考虑) 。 11 12 规定 规定 面板指示灯/输入输出外部信号不与单板内重要信号共用驱动器。 面板灯 5V 使用 510 欧姆左右的电阻，3.3V 使用 330 欧姆左右的电阻。电阻 应在公司通用件库中选取常用器件。 13 14 15 规定 规定 规定 单板内部 3.3V 指示灯推荐统一采用 1K 限流电阻。 内部电源指示灯，如果电源电压低于 2V,必须经过三极管驱动发光二极管。 面板灯(拨码开关、按钮)等上串接的电阻必须接在驱动器和指示灯(开关、 按钮)之间，电阻靠近驱动器放置，避免外界干扰对驱动器的冲击。 16 推荐 单板内部指示灯推荐使用低电平驱动指示灯，驱动能力足够时可以采用高电 平点灯，选择主要从节省成本角度出发。 17 18 规定 规定 单板内必须有电源指示，逻辑下载指示灯 ADC 和 DAC 的模拟地和数字地引脚，在外面应该用最短的连线接到同一个 低阻抗的接地平面上。 19 提示 以太网非点对点连接时。 PHY 器件的驱动能力在器件的允许范围内要调到最 大。 20 规定 正确配置 CPU 的上电配置管脚，配置管脚通过电阻上拉或下拉。(配置的内 容主要包括：BOOT 的数据宽度、FLASH 的数据宽度、时钟的工作模式、地址 映射模式、 PCI 的主从模式、 PCI 仲裁使能、 BOOT 是从 LOCATION BUS 还是 PCI 上启动、锁相环时钟配置、输出阻抗等) 21 规定 MOSFET 的栅极(Gate)串 10 欧姆电阻可有效抑止振荡；MOSFET 并联使 用时， 每个 MOSFET 的栅极要分别串 10 欧姆电阻。 电阻尽量靠近栅极放置。 22 规定 与 MOSFET 栅极并联的 ZENER 二极管可能会引发振荡，要将其连接到栅极 串 …… 此处隐藏：3465字，全部文档内容请下载后查看。喜欢就下载吧 ……