基于SystemView的差错控制技术研究(5)

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表3.2 恒比码5中取3码码组

数字 编码 数字 编码 1 2 3 4 5 01011 11001 10110 11010 00111 6 7 8 9 0 10101 11100 01110 10011 01101

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4 差错控制编码的仿真

4.1 线性分组码

4.1.1 线性分组码的基本概念

线性分组码(n，k)中许用码字(组)为2k个。定义线性分组码的加法为模2和，乘法为二进制乘法。即1+1=0、1+0=1、0+1=1、0+0=0；1×1=1、1×0=0、0×0=0、0×1=0。

iii且码字Ci?(cnc0)与码字Cj?(Cnj?1,Cnj?2,...C0j)的运算在各个相应比特位上符合上?1,cn?2...述二进制加法运算规则。

线性分组码具有如下性质(n，k)的性质：

1、封闭性。任意两个码组的和还是许用的码组。 2、码的最小距离等于非零码的最小码重。

对于码组长度为n、信息码元为k位、监督码元为r=n-k位的分组码，常记作(n， k)码，如果满足 2r-1≥n，则有可能构造出纠正一位或一位以上错误的线性码。

下面我们通过(7，4)分组码的例子来说明如何具体构造这种线性码。设分组码(n，k)中，k = 4，为能纠正一位误码，要求 r≥3。现取 r=3，则 n=k+r=7。我们用 a0a1a2a3a4a5a6,S2,S3表示由三个监督方程式计算得到的校正子，并假设三位 表示这7个码元，用S1 S1 ,S2,S3校正子码组与误码位置的对应关系如表4.1所示。

表 4.1 （7，4）分组码码校正子与误码位置

S1S2S3 001 010 100 011 误码位置 S1S2S3 101 110 111 000 误码位置 a0 a1 a2 a3 a4 a5 a6 无错

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由表可知，当误码位置在 a2,a4,a5,a6 时，校正子S1?1；否则 S1?0。因此有

S1?a6?a5?a4?a2，同理有S2?a6?a5?a3?a1和S3?a6?a4?a3?a0。在编码时a6,a5,a4,a3为信息码元，a2,a1,a0为监督码元。则监督码元可由以下监督方程唯一确定:

a6?a5?a4?a2?0 a6?a5?a3?a1?0a6?a4?a3?a0?0 (4.1)

即

a2?a6?a5?a4

a1?a6?a5?a3a0?a6?a4?a3

(4.2)

由上面方程可得到表4.2所示的16个许用码组。在接收端收到每个码组后，计算出S1、S2、S3，如果不全为0，则表示存在错误，可以由表4.2确定错误位置并予以纠正。[6]

表4.2 （7，4）分组码许用码组

信 息 位 监 督 位 信 息 位 监 督 位 a6a5a4a3 0000 0001 0010 0011 0100 0101 0110 a2a1a0 000 011 101 110 110 101 011 a6a5a4a3 1000 1001 1010 1011 1100 1101 1110 a2a1a0 111 100 010 001 001 010 100 14

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4.1.2 (7，4)汉明码的编译及其SystemView仿真

图4.1所示为(7，4)汉明码的编码器电路原理图，图4.2为对应的译码器电路原理图。根据上述两图可构建如图4.3所示的仿真原理图。该仿真原理图包含两个子系统，分别是(7，4)汉明码的编码器和译码器。仿真时的信号源采用了一个PROM，并由用户自定义数据内容，数据的输出由一个计数器来定时驱动，每隔一秒输出一个4位数据 (PROM 的 8 位仅用了其中4位)，由编码器子系统编码转换后成为7位汉明码，经过并串转换后传输，其中的并串、串并转换电路使用了扩展通信库2中的时分复用合路器和分路器图符，该合路器和分路器最大为16位长度的时隙转换，这里定义为7位时隙。此时由于输入输出数据的系统数据率不同，因此必须在子系统的输入端重新设置系统采样率，将系统设置为多速率系统。因为原始4位数据的刷新率为1Hz因此编码器的输入端可设置重采样率位10Hz，时分复用合路器和分路器的数据帧周期设为1秒，时隙数位7，则输出采样率为输入采样率的7倍，即70Hz。如果要加入噪声，则噪声信号源的采样率也应设为70Hz。图4.4是(7，4)汉明码编码器的仿真子系统原理图，图4.5是其对应的译码器的仿真子系统原理图。

当然，我们也可以不通过并串转换，直接并行传输、译码。这样可以在7位汉明码并行传输时人为对其中的一位进行干扰，并观察其纠错的情况。通过仿真实验可以发现，出现两位以上错误时汉明码就不能正确纠错了。因此，在要求对多位错误进行纠正的应用场合，就要使用别的编码方式了，如BCH码、RS码、卷积码等。[5]

a6 a6 a5 a5 a4 a4 a3 a3 a2 a1 a0

图4.1 (7，4)汉明码的编码器电路原理图

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a6 a6 a5 a5 a4 a4 a3 a3

再编码 误码指示 a2 7 0 a1 a0 3—8译码器

图4.2 (7，4)汉明码的译码器电路原理图

图4.3 (7，4)汉明码编码器的仿真原理图

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