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数电实验讲义(修改)东华理工大学 - 图文(7)

来源:网络收集 时间:2026-07-10
导读: I02—11脚,D/A转换器的电流的输出端,其输出电流为I02,接运算放大器的同相端。 I01—12脚,D/A转换器的电流的输出端,其输出电流为I01,接运算放大器的反相端。 XFER—17脚,信号传送控制端,低电平有效。它与WR2

I02—11脚,D/A转换器的电流的输出端,其输出电流为I02,接运算放大器的同相端。

I01—12脚,D/A转换器的电流的输出端,其输出电流为I01,接运算放大器的反相端。

XFER—17脚,信号传送控制端,低电平有效。它与WR2一起用来选通DAC寄

存器,将输入寄存器的数据传送到DAC寄存器。

WR2—18脚,写输入端2,低电平有效。

ILE—19脚,输入寄存器信号允许端,高电平有效,它与CS、WR1一起共同用来选通寄存器。

VCC—20脚,电源端,+5V~+15V。 将DAC0832按图8-2所示接线。

图8-1 DAC0832功能框图及引脚

本实验中,为操作方便,将ILE固定接高电平,CS和XFER固定接低电平,WR1和WR2连接起来,这样,只需WR1和WR2端加上一个单次脉冲,即可一步完成数字量的输入锁存和D/A转换输出。由于DAC0832为电流输出,故后面加运放将电流输出转换为电压输出。

将输入数字量置为FFH,即全“1”状态,在WR1和WR2端输入单次负脉冲,调整Rf,使输出模拟电压VO=5V。然后按表8-1输入数字量,进行D/A转换实验,将结果填

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入表中。

VDDDI0数字量输 入ILEDI7VREFRFIOUT1IOUT2RfLM324输入单次负 脉 冲WRWR12XFERCSDGNDAGND

图8-2 DAC0832组成的D/A转换电路

2.A/D转换

本实验采用的A/D转换芯片为ADC0809八位逐次渐近型A/D转换器,它能对八路模拟信号进行分时采集和转换,为28脚双列直插式封装结构。其结构框图如图8-3所示,芯片的主要部分是一个八位逐次渐近型A/D转换器,为了能实现八路模拟信号的分时采集,片内设置了八路模拟选通开关以及相应的通道地址锁存及译码电路,其模拟通道的地址译码如表8-2所示,转换后的数据送入三态输出数据锁存器。

表8-1 D/A转换 输 入 VO理论值(V) VO实测值(V) 相对误差 地址码CBA 00H 10H 32H 64H 80H 96H C8H FAH FFH 表8-2 ADC0809模拟通道地址码

000 001 010 011 100 101 110 111 选通模拟通道 IN0 IN1 IN2 IN3 IN4 IN5 IN6 IN7 ADC0809的最大不可调误差为±1LSB,典型时钟频率为64KHZ,每个通道的转换时间约需要100?s,由于ADC0809内部没有时钟电路,故时钟fCLK必须由外部提供,电源电压由VCC和GND引入,参考电压VR=VREF+-VREF-,由外部参考电压源提供,ALE是通道地址锁存端,其下降沿将ADC0809的输入通道地址锁存。EOC是A/D转换结束的标志信号,当启动A/D转换时,EOC为低电平,转换结束后,EOC跳变为高电平。OE为数据输出允许控制端,当给OE端高电平时,控制三态数据输出锁存器向外部输出转换结果数据。

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图8-3 ADC0809的逻辑框图

+5VVCCVREF(+)八路模拟量输   入IN0IN7A接 三 个开关量输入BCCLKf=500KHZD0D7接八个LEDSTARTALEEOCOEGNDVREF(-)加单个正脉冲

图8-4 A/D转换电路

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将ADC0809按图8-4所示接线,在ADC0809地址码输入端输入正确的状态,选通ADC0809的IN1通道,并按表8-3输入模拟电压,在START和ALE端输入单次正脉冲,启动A/D转换,记录转换后的结果,写成十六进制数填入表中。

表8-3 A/D转换测试表格

VIN1(V) 转换理论值 转换实测值 相对误差 0.0 0.5 1.0 1.5 2.0 2.5 3.0 4.0 5.0 改变ADC0809的地址输入,选通IN6通道,重复IN1通道的实验内容。

五、实验报告要求及讨论

1.整理实验内容和各实验数据;

2.说明影响D/A和A/D转换器转换精度的主要因素有哪些? 3.什么是量化误差?它是怎样产生的? ?集成芯片介绍?

图8-5 ADC0809芯片外引线排列图 图8-6 DAC0832芯片外引线排列图

14131211VSSLM324VCC12345671098

图8-7 LM324的引脚图

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? 综合设计实验

实验九 数字秒表

一、实验目的

1.初步了解和掌握数字系统的设计方法和思路; 2.掌握常用中规模集成电路的功能和应用。

二、实验内容

设计装配和调整一个数字式秒表电路。 数字秒表原理框图,如图9-1所示。

图9-1 数字秒表框图

图中100Hz脉冲源可采用晶振稳频,提高计时精度。晶振频率经分频得100Hz频率信号。

三、设计要求

1.计时范围00.00—99.99s;

2.分辨率0.01s,即最小显示0.01s;

3.控制方式与机械式秒表类似。要求用一个按钮开关控制三种状态,其转换顺序如下:

清零计时校停

四、实验报告

1.写出设计方案与设计过程,要求设计优化,电路器件少,功能多,成本低; 2.画出完整的逻辑图;

3.记录实验结果并加以讨论(尤其是实验过程中出现的问题和故障排除的分析); 4.写出设计性实验报告。

五、实验器材

根据设计电路,自选器件。

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