数电实验讲义（修改）东华理工大学 - 图文(10)

时计数器是一个“12翻1”的特殊进制计数器，即当数字钟的计时器运行到12时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为01时00分00秒，实现日常生活中习惯用的计时规律。由此可见，时计数器的个位有0~9十个状态，十位只有0和1两种状态，因此，十位位可以采用仅有两个状态的集成触发器，如双D触发器74LS74（只用其中一个D触发器）。时的个位虽然只有0~9十个状态，但其重复周期需要输入13个时钟脉冲，因而需要采用功能较灵活的4位2进制计数器，这里选用74LS191。再将74LS74与74LS191通过控制门和反馈控制线进行级联，组成“12翻1”的小时计数器。

（4）译码显示电路

译码显示电路的作用是将时分秒计数器输出的4位二进制代码翻译并显示出相应的

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十进制数的状态，通常译码器与显示器是配套使用的，如果选择共阴发光二极管数码显示器BS201/202，则译码驱动器应选配74LS48。

（5）校时电路

当数字钟接通电源或者计时出现误差时，均需要校正时间，校时是数字钟应具备的基本功能。一般电子手表都具有时、分、秒等校时功能。为使电路简单，本课题只进行分和小时的校正。

对校时电路的要求是，在进行小时校正时不影响分和秒计数器的正常计数，同理，进行分校正时不影响秒计数器的正常计数。校正时间的方式有“快校时”和“慢校时”两种，其中“快校时”是，通过校时开关的控制，使校时脉冲进入校时电路，则计数器对校时脉冲计数，当计到需要校正的时间时，再使计数器转入正常计数。“慢校时”是用单脉冲发生器的输出作校时脉冲，通过校时开关的控制，每触发一次输出一个单脉冲，则计数器加1，当计到需要校正的时间时，再使计数器转入正常计数。由此可见，两种校时方式的电路应基本相同，不同的是校时脉冲的产生与控制方式有所区别。

至时个位计数器至分个位计数器&&&校时脉冲3.3KΩ+5V1S2& 分十位进位脉冲&1S1& 秒十位进位脉冲校分开关S2 S1 001

0 1 0 功能 计数 校分 校时 校时开关3.3KΩ图S1-5 校时电路 表S1-1 校时开关的功能

图S1-5所示电路为校“时”、校“分”电路。其中S1为校“分”用的控制开关，S2

为校“时”用的控制开关，它们的控制功能如表S1-1所示。其中校时脉冲如果直接采用如图S1-4所示的分频器的10Hz的输出脉冲，当S1或S2分别为“1”时可进行“快校时”。如果校时脉冲由单次脉冲产生器提供，则可以进行“慢校时”。

需要注意的是，图S1-5所示的校时电路是由与非门构成的组合逻辑电路，开关S1

或S2为“0”或“1”时，可能会产生抖动，必要时还应将其改为去抖动开关电路。

（6）主体电路的装调

①根据图S1-1所示的数字钟系统组成框图按照信号的流向分级安装，逐级进行级联，这里的每一级是指组成数字钟的各功能电路。

②根据数字电路安装与调试基本方法，测试主体电路的逻辑功能。级联时，如果出现时序配合不同步，或尖峰脉冲干扰，引起逻辑功能不正常时，可以通过增加逻辑门进行延时或反相。如果显示字符变化很快，模糊不清，可能是由于电源电流的跳变引起的，可在集成电路器件的电源端VCC加退耦滤波电容。

③画数字钟的主体逻辑电路图

经过联调并纠正方案中的错误和不足之处后，再测试电路的逻辑功能是否满足设计

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