实时时钟芯片DS1302在DSP嵌入式系统中的应用

信息化研究

ＩｎｆｏｒｍａｔｉｚａｔｉｏｎＲｅｓｅａｒｃｈ

Ｖ０１．３５Ｎｏ．１ｌＮｏｖ．２００９

实时时钟芯片ＤＳｌ３０２在ＤＳＰ嵌入式系统中的应用

马红星１，姜

黎２，高志军２

（１．海军驻合肥地区军事代表室，安徽省合肥市２３００３１；２．中国电子科技集团公司第２８研究所，江苏省南京市２１０００７）

摘要：在许多嵌入式应用场合需要实时时钟的功能，通常ＤＳＰ（数字信号处理器）芯片并不具备此功能，因此在实际使用过程中需要外扩实时时钟芯片来解决该问题。文中介绍了串行时钟芯片ＤＳｌ３０２的功能以及在ＤＳＰ嵌入式实时处理系统中的应用，给出了基于ＣＰＬＤ（复杂可编程逻辑器件）的控制器逻辑设计和ＤＳＰ底层软件驱动编写的方法，指出了逻辑设计中需要注意的问题。实现一种分层、高效和可移植的嵌入式系统。经过长期的试验，实时时钟运行稳定准确，取得了良好的效果。

关键词：ＤＳＰ；实时时钟；ＤＳｌ３０２；ＣＰＬＤ中图分类号：ＴＮ９１１．７２

２．５Ｖ一５．５

Ｏ引言

目前大多数嵌入式没备中都需要一定的内部定时系统，这样不但町以实时记录数据，而且能够向外界提

Ｖ。另外，如果选择了涓流充电功能，在正

常情况下，主电源还可以对电池备份电源进行慢速充电，有效延长了备份电池的使用寿命。

供带有时间信息的数据，供日后数据分析和榆索。有

些ＣＰＵ芯片中集成了ＲＴＣ（实时时钟）控制器，使用比较方便。然而有些芯片诸如ＤＳＰ（数字信号处理器）不具备内部ＲＴＣ功能，这样就需要在外部扩展ＲＴＣ控制芯片来实现ＲＴＣ功能。

在我们开发的基于１＇Ｉ公司Ｃ５０００系列的ＤＳＰ嵌

２硬件接口设计和ＣＰＬＤ逻辑设计

在ＤＳＰ嵌入式实时处理系统中，硬件组成的基本

框架是由ＤＳＰ＋ＣＰＬＤ（复杂町编程逻辑器件）构成。ＤＳＰ通过总线访问ＣＰＬＤ内部的ＲＴＣ控制寄存器，而由ＣＰＬＤ来实现低层访问ＲＴＣ芯片的时序。２．１硬件接口电路设计

人式实时处理系统中，使用Ｄａｌｌａｓ公司的串行时钟芯

片ＤＳｌ３０２。通常对ＤＳｌ３０２的控制都是由ＣＰＵ产生模拟串行控制协议。这样ＣＰＵ的软件开销较大、效率较低，而且不能提供精确的控制时序。本文设计了基于ＣＰＬＤ（复杂町编程逻辑器件）产生访问ＤＳｌ３０２的串行控制时序，实现ＤＳＰ对ＤＳｌ３０２的读写控制。

１

硬件接口电路设计比较简单，需要ＣＰＬＤ提供３

根串行ｌＯ线与ＤＳｌ３０２的ＳＣＬＫ、ＲＳＴ和Ｉ／０进行相连。晶体采用３２．７６８ｋＨｚ，备份电池采用可充电镍镉电池。接口电路如图１所示。

ＤＳｌ３０２的基本功能

ＤＳｌ３０２是美国Ｄａｌｌａｓ公司推出的一款高性能、低

图１接口电路

２．２

功耗、具有内部ＲＡＭ的串行ＲＴＣ芯片，它不但能够提

供年、月、日、星期、时、分、秒的计数功能，而且自身具

有闰年补偿。ＤＳｌ３０２内部具备３１字节的ＲＡＭ供用户自定义使用。通过外部的电池供电，可以在系统断电的情况下，仍然保证ＲＴＣ的正常工作和用户数据的

ＣＰＬＤ逻辑设计

ＣＰＬＤ逻辑框图如图２所示。

完整性。ＤＳｌ３０２具有两路电源供电通道：主电源通道

以及电池备份电源通道。当主电源大于电池备份电源

０．２

Ｖ左右，由主电源对芯片提供工作电压，否则由电

图２

池备份电源供电。芯片的工作电压范围较宽，可达到

收稿日期：２００９－０７－２８；修回日期：２００９－０９．１１。

４８

ＣＰＬＤ逻辑框图

万方数据　

第３５卷第１１期马红星，等：实时时钟芯片ＤＳｌ３０２在ＤＳＰ嵌入式系统中的应用

技术应用

ＣＰＬＤ内部实现了ＲＴＣ芯片的控制功能，它采用分层结构设计，由总线接口模块、分频模块、控制器状态机模块和串行时序产生模块组成。

１）总线接口模块

总线接口模块实现ＤＳＰ总线访问ＲＴＣ控制器的

２个寄存器（命令寄存器和数据寄存器），另外还产生

状态机翻转的触发信号；命令寄存器用于暂存写入

ＤＳｌ３０２的命令字，数据寄存器用于暂存写入、读出ＤＳｌ３０２的数据。

２）分频模块

分频模块用于对高频时钟进行分频，产生满足

ＤＳｌ３０２串行时序要求的控制信号。

３）控制状态机模块

控制状态机模块是整个控制器的核心模块，用来

产生读、写移位操作的状态转换。状态机由空闲状态、

开始启动状态、写命令字状态、写数据状态和读数据状

态组成，如图３所示。当ＤＳＰ通过总线访问ＲＴＣ控制器时，状态机开始启动一次状态翻转。首先将命令字写入ＤＳｌ３０２，然后通过判断命令寄存器的最低位来判断是一次写操作还是读操作，最后将数据写入或读出ＤＳｌ３０２芯片。状态机最后回到空闲状态结束一次操作。

图３状态转换

４）串行时序产生模块

串行时序产生模块实现ＤＳｌ３０２底层物理层通

信。这哩完成了单字书读操作和单字｛了写操作。这２

种操作都足在状态机的控制下严格产生的，满足ＤＳｌ３０２时序要求。特别要注意的是，写操作足时钟下降沿写人数据，而读操作是时钟上升沿读出数据，这里采用状态机控制可以很好地解决不同操作使用不同时钟沿的问题。

ａ）单字节读操作。一次单字节读操作由１６个时

钟组成，前８个时钟向ＤＳｌ３０２发送命令字节，后８个时钟从ＤＳｌ３０２读取指定的数据。命令字节由读／写

位、地址位、时钟／命令位组成，作为写操作谢写位为

采样，ＣＰＬＤ读数据的时候足上升沿采样。移位的次

万　

方数据序是从低位在前，高位在后的顺序。

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图４单字节读操作时序

ｂ）单字节写操作。一次单字节写操作也是由１６个时钟组成，前８个时钟向ＤＳｌ３０２发送命令字节，后８个时钟向ＤＳｌ３０２指定的位置写人数据。命令字节由读／写位、地址位、时钟／命令位组成，作为写操作读／写位为１。从时序卜看，如图５所示，ＣＰＬＤ写命令和

写数据都在时钟下降沿采样。移位的次序是从低位在前，高位在后的顺序。

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１／１９

图５单字节写操作时序

ＣＰＬＤ内部控制器逻辑为ＤＳＰ控制ＤＳｌ３０２提供

了一个非常方便的通用接口平台。访问ＤＳｌ３０２内部年、月、日、星期、时、分、秒寄存器和内部ＲＡＭ地址可以通过写人不同的命令字来实现。

命令字的格式如图６所示。每个位的定义如下：命令字节的最高位ｂｉｔ７必须是“１”，否则禁止对

ＤＳｌ３０２进行操作。第６位是时钟／日历或者ＲＡＭ选

择位，当它为“０”时表示对时钟／日历进行操作，反之

表示对ＲＡＭ进行操作；第５位到第１位这５位表示操

示多字节突发式读、写方式。在本文没计的通用模式 …… 此处隐藏：3585字，全部文档内容请下载后查看。喜欢就下载吧 ……