计算机体系结构复习题(2)

性能提高的比是执行时间之比的倒数：

cache不命中考虑在内的CPU执行时间/cache访问全部命中的CPU执行时间为： 2.7×IC×时钟周期时长/2.0×IC×时钟周期时长＝1.35

cache访问全部命中时的速度是有cache不命中时机器速度的1.35倍。

5、（10

分）假设某台机器访问存储器都是cache命中，那么它的CPI等于2。还假设只有Load和Store指令才能访问存储器数据，这两种指令的数目占整个程序的40%。如果访问存储器时出现cache缺失，则一次缺失需要花费25个时钟周期。问这台机器在所有指令都cache命中情况比有2%缺失情况快几倍？ 根据题意，在程序的执行过程中平均每条指令需要一次取指令和0.4次访问数据。因此，在有2% cache缺失时，由于cache缺失带来的额外开销为：

这台机器在所有指令都cache命中时，CPU执行时间为：

而在有2%缺失情况时，CPU执行时间为：

所以这台机器在所有指令都cache命中情况比有2%缺失情况快

1、（12分）在一台单流水线处理机上执行下面的程序。每条指令都要经过“取指令”、“译码”、“执行”和“写结果”4个流水段，每个流水段的延迟时间都是5ns。执行部件的输出端有直接数据通路与它的输入端相连接，执行部件产生的条件码也直接送入控制器。

K1： MOVE R1, #4 ；R1←向量长度4

K2：LOOP：MOVE R2, A(R1) ；R2←A向量的一个元素 K3： ADD R0, R2 ；R0←(R0)＋(R2)

K4： DNE R1, LOOP ；R1←(R1)－1,若(R1)≠0转向LOOP K5： MOVE SUN，R0 ；SUN←(R0)，保存结果

(1)列出指令之间的所有数据相关，包括读写、写读和写写数据相关。

(2)采用预测转移不成功的静态分支预测技术，画出指令流水线的时空图(可用指令序号表示)，并计算流水线的吞吐率、加速比和效率。

(3)采用预测转移成功的静态分支预测技术，计算指令流水线的吞吐率、加速比和效率。 1、解:

(1)指令K1与指令K2之间关于R1的写读数据相关（第1次循环） 指令K1与指令K4之间关于R1的写读数据相关（第1次循环） 指令K1与指令K4之间关于R1的写写数据相关（第1次循环） 指令K2与指令K3之间关于R2的写读数据相关（每次循环内） 指令K2与指令K4之间关于R1的读写数据相关（第次循环内） 指令K3与指令K5之间关于R0的写读数据相关（最后一次循环） 另外，相邻循环体之间的数据相关还有：

指令K4与下一循环的指令K2之间关于R1的写读数据相关 指令K3与下一循环的指令K2之间关于R2的读写数据相关 指令K2与下一循环的指令K2之间关于R2的写写数据相关 指令K3与下一循环的指令K3之间关于R0的写读数据相关 指令K3与下一循环的指令K3之间关于R0的读写数据相关 指令K3与下一循环的指令K3之间关于R0的写写数据相关 指令K4与下一循环的指令K4之间关于R1的写读数据相关 指令K4与下一循环的指令K4之间关于R1的读写数据相关 指令K4与下一循环的指令K4之间关于R1的写写数据相关 (2)采用预测转移不成功的静态分支预测技术

执行译码

3 4 2

122(MIPS)

5ns 23(3 4 2) 4

加速比：S 2.43

23

(3 4 2) 4

效率：E 0.61

23 4

(3)采用预测转移成功的静态分支预测技术 吞吐率：TP

执行译码3 4 2

147(MIPS)

5ns 19(3 4 2) 4

加速比：S 2.95

19

(3 4 2) 4

效率：E 0.74

19 4吞吐率：TP

4、（12分）某RISC处理机的工作主频为500MHz，有一个Cache和一个主存储器，Cache的存取周期为2ns，主存储器的存取周期为20ns，Cache的命中率为99%，有20%的LOAD/STORE指令，并假设处理机速度的瓶颈完全在存储系统。 (1)求理想情况(Cache的命中率为100%)下的CPI。 (2)计算该RISC处理机的实际MIPS速率。

(3)如果处理机的工作主频提高到1GHz，计算实际CPI和MIPS速率。 4、解答：

(1)

CPI=(2ns+2ns 20%) 500MHz=1.2 (2)

MIPS=1/(2ns 99%+20ns 1%+2ns 20% 99%+20ns 20% 1%) =1/2.616ns=382.3 (3)

CPI=(2ns 99%+20ns 1%+2ns 20% 99%+20ns 20% 1%) 1GHz =2.616ns 1GHz=2.616 MIPS=1/2.616ns=382.3

5.10 假设对指令Cache的访问占全部访问的75%；而对数据Cache的访问占全部访问的25%。Cache的命中时间为1个时钟周期，失效开销为50 个时钟周期，在混合Cache中一次load或store操作访问Cache的命中时间都要增加一个时钟周期，32KB的指令Cache的失效率为0.39%，32KB的数据Cache的失效率为4.82%，64KB的混合Cache的失效率为1.35%。又假设采用写直达策略，且有一个写缓冲器，并且忽略写缓冲器引起的等待。试问指令Cache和数据Cache容量均为32KB的分离Cache和容量为64KB的混合Cache相比，哪种Cache的失效率更低？两种情况下平均访存时间各是多少？

解：（1）根据题意，约75%的访存为取指令。 因此，分离Cache的总体失效率为：（75%×0.15%）＋（25%×3.77%）＝1.055%； 容量为128KB的混合Cache的失效率略低一些，只有0.95%。 （2）平均访存时间公式可以分为指令访问和数据访问两部分： 平均访存时间＝指令所占的百分比×（读命中时间＋读失效率×失效开销）＋数据所占的百分比×（数据命中时间＋数据失效率×失效开销）

所以，两种结构的平均访存时间分别为：

分离Cache的平均访存时间＝75%×（1＋0.15%×50）＋25%×（1＋3.77%×50） ＝（75%×1.075）＋（25%×2.885）＝1.5275

混合Cache的平均访存时间＝75%×（1＋0.95%×50）＋25%×（1＋1＋0.95%×50） ＝（75%×1.475）＋（25%×2.475）＝1.725

因此，尽管分离Cache的实际失效率比混合Cache的高，但其平均访存时间反而较低。分离Cache提供了两个端口，消除了结构相关。

5.11 给定以下的假设，试计算直接映象Cache和两路组相联Cache的平均访问时间以及CPU的性能。由计算结果能得出什么结论？

（1） 理想Cache情况下的CPI为2.0，时钟周期为2ns，平均每条指令访存1.2次； （2） 两者Cache容量均为64KB，块大小都是32字节； （3） 组相联Cache中的多路选择器使CPU的时钟周期增加了10％； （4） 这两种Cache的失效开销都是80ns； （5） 命中时间为1个时钟周期；

（6） 64KB直接映象Cache的失效率为1.4％，64KB两路组相联Cache的失效率为1.0％。 解：平均访问时间＝命中时间＋失效率×失效开销 平均访问时间1-路=2.0+1.4% *80=3.12ns

平均访问时间2-路=2.0*(1+10%)+1.0% *80=3.0ns 两路组相联的平均访问时间比较低

CPUtime=（CPU执行+存储等待周期）*时钟周期

CPU time=IC（CPI执行+总失效次数/指令总数*失效开销） *时钟周期 =IC（（CPI执行*时钟周期）+（每条指令的访存次数*失效率*失效开销*时钟周期）） CPU time 1-way=IC(2.0*2+1.2*0.014*80)＝5.344IC CPU time 2-way=IC(2.2*2+1.2*0.01*80)＝5.36IC 相对性能比：

CPUtime 2wayCPUtime 1way

5.36/5.344=1.003

直接映象cache的访问速度比两路组相联cache要快1.04倍，而两路组相联Cache的平均性能比直接映象cache要高1.003倍。因此这里选择两路组相联。 二、（10分）判断题： 1、对计算机系统中经常使用的基本单元功能，宜于用软件来实现，这样可降 …… 此处隐藏：3380字，全部文档内容请下载后查看。喜欢就下载吧 ……