实验一 一位二进制全加器设计

南昌大学实验报告

学生姓名： 学 号：

6100210173 专业班级： 中兴101班

验证 □ 综合 □ 设计 □ 创新 实验日期：2012、10、22

实验一 一位二进制全加器设计实验

一、 实验目的

1、学习Quartus II的文本和原理图输入方法设计简单组合电路以熟悉QuartusII的使用；

2、熟悉设备和软件，掌握实验操作。

二、 实验内容与要求

（1）在利用VHDL编辑程序实现半加器和或门，再利用原理图连接半加器和或门完成全加器的设计，熟悉层次设计概念；

（2）给出此项设计的仿真波形；

（3）参照实验板的引脚号，选定和锁定引脚，编程下载，进行硬件测试。

三、设计思路

一个1位全加器可以用两个1位半加器及一个或门连接而成。而一个1位半加器可由

其中a为被加数，b为加数，so为本位和，co为本位向高位进位， 因而可得表达式为： so=NOT(a XOR (NOT b)) ； 而 co=a AND b ；

其原理图形如下

而全加器的真值表如下;

其中aincout为本位和 其原理图如图所示：

四、原理图输入法设计

1、首先设计半加器 （1）、在File菜单中选择New项，将出现新建文件对话框。选择“Device Design File->Block

Diagram->Schematic File”项。点击“OK”,在主界面中将打开 “Block Editor”窗口。

（2）元件的添加：在绘图区点击鼠标右键->Insert->Symbol 或双击鼠标左键，弹出相应的Symbol对话框，在name栏输入需添加的元件，input（输入引脚），and2（二输入与非门），not（非门），xor(异或)、output（输出引脚）等，回车或点击ok，此时在鼠标光标处将出现该元件图标，并随鼠标的移动而移动，在合适的位置点击鼠标左键，放置一个元件。也可以利用插入器件工具

来添加元器件，方法类似。设计好的半加器如下图所示

半加器原理图 保存文件：从“File”菜单下选择“Save”，出现文件保存对话框，选择文件夹d:suber。单击“OK”.并建立相应的工程。

2、将设计好的半加器置成可调用的元件

在打开半加器原理图文件的前提下，file->creat/update->create symbol files for current file 3、设计全加器 （1）、在File菜单中选择New项，将出现新建文件对话框。选择“Device Design File->Block Diagram->Schematic File”项。点击“OK”,在主界面中将打开 “Block Editor”窗口。

（2）元件的添加：在绘图区点击鼠标右键->Insert->Symbol 或双击鼠标左键，弹出相应的Symbol对话框，在name栏输入需添加的元件，input（输入引脚），两个h_suber ,or2(两输入或门)，output（输出引脚）等，回车或点击ok，此时在鼠标光标处将出现该元件图标，并随鼠标的移动而移动，在合适的位置点击鼠标左键，放置一个元件。设计好的全加器如下图所示：

保存文件：从“File”菜单下选择“Save”，出现文件保存对话框，选择文件夹d:suber（与刚才的半加器选在同一个文件夹下必须）。单击“OK”. 五、VHDL文本输入法设计

试验程序（程序来源：课本80到81页）

--一位全加器

--下面是一位二进制全加器顶层设计描述 --使用软件：Quartus 2 9.0

--编写日期：2012年10月11号 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY fdfd IS

PORT (ain , bin ,cin : IN STD_LOGIC;

cout , sum :OUT STD_LOGIC);

END ENTITY fdfd;

ARCHITECTURE one OF fdfd IS

COMPONENT or2a --调用或门例化程序 PORT (a , b : IN STD_LOGIC;

c :OUT STD_LOGIC);

END COMPONENT ;

COMPONENT H_J --调用半加器例化程序 PORT (a , b : IN STD_LOGIC;

so , co :OUT STD_LOGIC); END COMPONENT ;

SIGNAL d ,e ,f : STD_LOGIC ;

BEGIN --引脚连接 u1 : H_J PORT MAP(a =>ain , b =>bin , so =>e , co => d); u2 : H_J PORT MAP(a =>e , b =>cin , so =>sum , co => f); u3 : or2a PORT MAP(a =>d , b => f , c => cout); END ARCHITECTURE one ;

半加器的程序： LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY H_J IS

PORT (a , b : IN STD_LOGIC;

so , co :OUT STD_LOGIC);

END ENTITY H_J;

ARCHITECTURE one OF H_J IS

SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN

abc <= a & b ; PROCESS(abc) BEGIN

CASE abc IS --利用真值表法 WHEN "00" => so <= '0'; co <= '0'; WHEN "01" => so <= '1'; co <= '0'; WHEN "10" => so <= '1'; co <= '0'; WHEN "11" => so <= '0'; co <= '1'; WHEN OTHERS => NULL ; END CASE ; END PROCESS ;

END ARCHITECTURE one ;

或门的设计程序： LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY or2a IS

PORT (a , b : IN STD_LOGIC;

c :OUT STD_LOGIC);

END ENTITY or2a;

ARCHITECTURE one OF or2a IS BEGIN

c<=a OR b;

END ARCHITECTURE one ;

六、VHDL文本输入法设计实验步骤

其中最为重要的是要把 半加器和或门的设计文件添加到顶层设计文件中。

图（3）

六、仿真波形分析

.如下图：

经过分析，可知仿真结果与真值表相同

因此，仿真正确。 七、硬件测试

1.Assignments-.>device-

引脚锁定，参照下载实验板的引脚号说明书，选择适当的引脚。

2.引脚锁定后，保存，必须重新进行一次全程编译，编译通过后才能编程下载。3.编程下载，用下载线将计算机并口和试验箱上的JTAG口接起来，接通电源。选择Tools—>Programmer菜单，打开programmer窗口。 在mode中选中JTAG，将Program/Configure下的笑方框选中

4在开始编程之前，必须正确设置编程硬件。点击“Hardware Setup”按钮，打开硬件设置口。

点击“Add Hardware”打开硬件添加窗口，在“Hardware type”下拉框中选择“ByteBlasterMV or ByteBlaster II”，“Port”下拉框中选择“LPT1”，点击OK按钮确认，关闭Hardware Setup窗口，完成硬件设置。

5、点击“Start”按钮，开始编程下载

八、硬件测试结果

硬件测试:根据真值表，本次实验中，我的ain bin cin 分别取的是开关1，2，3而输出sum cout取的是LED1和LED2,它们会根据开关1、2、3的不同而显示亮灭，如输入000 由于输出sum cout均为低电平，因此LED1和LED2均灭，输入001由于输入sum 为高电平，cout为低电平，因此LED1亮，LED2不亮，依据全加器真值表依次验证过后，结果与真值表相符合。试验成功。

九、试验心得

1、通过本次实验我基本熟悉了QUARTUSII的使用，分别学会了原理图输入法和VHDL文本输入法，同时也学会了波形仿真，波形仿真要观察到程序所 …… 此处隐藏：2111字，全部文档内容请下载后查看。喜欢就下载吧 ……