希洛·尤尔的基于VHDL的计程车计价器设计(10)

连信号线，信号有无双重来源，文本输入文件中的关键字有无输入错误等各种语法错误，并及时列出错误信息 报告供设计者修改；然后进行设计规则检验，检查总的设计有无超出器件资源或规定的限制 并将编译报告列出，指明违反规则情况以供设计者纠正。

③ 逻辑优化和综合

化简所有的逻辑方程或用户自建的宏，使设计所占用的资源最少。综合的目

的是将多个模块设计文件合并为一个网表文件，并使层次设计平面化(即展平)。④ 适配和分割

确定优化以后的逻辑能否与器件中的宏单元和I／0 单元适配，然后将设计分割为多个便于适配的逻辑小块形式映射到器件相应的宏单元中。如果整个设计

不能装入一片器件时，可以将整个设计自动分(分割)成多块并装入同一系列的多片器件中去。

划分(分割)工作可以全部自动实现，也可以部分由用户控制，还可以全部由用户控制进行。划分时应使所需器件数目尽可能少，同时应使用于器件之间通信的引线端子数目最少。

⑤ 布局和布线

布局和布线工作是在设计检验通过以后由软件自动完成的，它能以最优的方式对逻辑元件布局，并准确地实现元件间的互连。布线以后软件会自动生成布线报告，提供有关设计中各部分资源的使用情况等信息。

⑥ 生成编程数据文件

项目编译的最后一步是产生可供器件编程使用的数据文件。对CPLD 来

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重庆邮电大学本科毕业设计（论文）

说，是产生熔丝图文件，即JEDEC 文件(电子器件工程联合制定的标准格式，简称JED 文件)；对于FPGA 来说，是生成位数据文件(BitstreamGeneration)。

五、仿真和定时分析（项目校验）

设计项目的校验包括设计项目的仿真（功能仿真）、定时分析两个部分。一个设计项目在编译完成后只能为项目创建一个编程文件，但并不能保证是否真正达到了用户的设计要求，如逻辑功能和内部时序要求等。所以在器件编程之前应进行全面模拟检测和仿真调试，以确保其设计项目在各种可能的情况下正确响应和正常工作，这就是项目校验（仿真调试）的必要性。

MAX+plusⅡ提供的设计校验过程包括仿真和定时分析，项目编译后，为确保设计无误,再用专门软件进行仿真。如果发现了错误，则对设计输入进行部分修改直至无误。

①仿真(Simulation) MAX+plusII Simulator(仿真器)具有很强的灵活性，可以控制对单个器件或多个器件设计的仿真。该模拟程序使用编译过程中生成的二进制模拟网表文件，对一个设计实现功能仿真和时序仿真。设计者可以直接用矢量输入语言来定义输入激励，也可以用MAX+plus ⅡWave Editor 直接绘制波形。仿真结果在WaveEditor 或TextEditor 窗口显示，也可作为波形或文本文件打印出来。

②定时分析(TimingAnalysis) MAX+plus TimiⅡ ngAnalyzer(定时分析程序)能按矩阵方式计算设计中点到点的延时，确定在器件引线端上要求的上升和保持时间，估计最大时钟频率。MAX+plusⅡ设计输入工具与定时分析程序综合在一起，允许在设计文件中简单地指定起始和终点标记，或者用FloorplanEditor(平面图编辑器)来确定最短和最长的传播延时。

六、器件编程下载

在以上步骤都正确实施并完全通过以后，我们就可以将我们设计的项目（最终的数据编程文件）下载到器件中去，然后加入实际的激励信号进行测试，在我们的目标系统中进行产品级使用了。如果还未最终达到我们的设计目的，则需返回以上步骤查找设计问题直至无误。至此，我们已经完整的完成了可编程逻辑器件的产品级设计流程，相信用户通过对以上步骤的了解，对可编程逻辑器件的设计有了一定的概念和了解。(有关器件下载编程配置的详细使用说明见MAX+plusII 软件设计与应用举例章节。)

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