基于FPGA的数字频率计的设计(7)

结论

频率计是工程技术人员必不可少的测量工具。频率测量也是电子测量技术中最基本最常见的测量之一，并与其他许多电参量的测量方案和测量结果都有着十分密切的关系，不少物理量的测量，如转速、振动频率等的测量都涉及到或可以转化为频率的测量。正因为频率和频率测量具有如此的重要性，因而频率计在电子产品开发中也广受重视。在生产和生活中主要测量频率的方法为直接计数测频法，等精度测频法和全同步测频法，本设计利用直接测频的方法，采用EDA的设计方法完成频率计的设计，具有设计周期短，设计效率高的特点。

本设计在了解国内外发展情况的基础上，掌握频率计的基本原理。设计频率计的测量范围为1Hz-99.99MHz。可根据输入信号频率自动调整显示数值的单位为合适的数值，并通过unit端口告知用户读数的单位。在掌握硬件描述语言（Verilog HDL）的基础上，根据设计思想对频率计进行了模块划分--频率计顶层模块，分频模块，计数模块，单位控制模块，数码管位选模块和转换模块。相应完成文件例化，自动档位变换功能，记录10以内数据的变化，根据不同功能选择不同单位精度，控制数码管点亮顺序，译码等功能。利用Verilog HDL语言编写相关模块代码。并通过Quartus II软件平台进行了程序各个模块的功能仿真。从而完成输入被测频率，通过选择不同档位，精确输出测量值，达到了预期目标。

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致谢

感谢学校和老师对我的培养，给我这个自己动手的机会和空间。经过一段时间的编写，终于在指导老师陈晓洁的帮助下完成了毕业设计，陈老师治学严谨，理论知识深厚，在学术研究上给予我悉心的指导和耐心的帮助。从论文的选题、课题研究，直到论文的撰写许许多多方面都体现了导师的关怀。陈老师求真务实、开拓创新的学术精神，注重理论又强调实践的科研作风，诲人不倦的学者风范，高度的责任感和生活中谦逊质朴、平易近人的学者风范时时都深深感染和指引着我。在论文工作中，遇到了许许多多这样那样的问题，有的是专业上的问题，有的是论文格式上的问题，一直得到陈老师的亲切关怀和悉心指导，使我的论文可以又快又好的完成。值此论文完成之际，谨向陈老师致以最崇高的谢意!

其次我要感谢我的同学们，在我最艰难的日子里，他们给我精神上的支持。他们一直在鼓励我，让我充满信心地迎接每一个问题。

最后，衷心地感谢在百忙之中评阅论文和参加答辩的各位专家、教授!

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参考文献

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附录1 程序源代码

1. 顶层模块源代码 module fre_counter(

clk_50k, fre_in, rstn, led_sel, unit,

a,b,c,d,e,f,g ); input clk_50k,fre_in,rstn; output[1:0] led_sel; output[2:0] unit; output a,b,c,d,e,f,g;

wire div_10,div_100,div_1000,div_10000,div_100000;

clk_gen part_clk_gen(.rstn(rstn),.clk(clk_50k),.div_10(div_10),

.div_100(div_100),.div_1000(div_1000),.div_10000(div_10000),.div_100000(div_100000)); reg gate;

wire[3:0] count_a,count_b,count_c,count_d;

count_4units part_count(.clk(fre_in),.gate(gate),.out_a(count_a), .out_b(count_b),.out_c(count_c),.out_d(count_d)); reg[2:0] gate_sel; assign unit=gate_sel; wire unit_H; reg unit_L;

always@(negedge count_a[3] or negedge gate) if(!gate) unit_L<=1'b0;

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