基于FPGA的数字频率计的设计(6)

第4章 数字频率计仿真

4.1 分频模块仿真波形

这个模块是把输入的50khz的时钟进行了5次不同的分频，用这个模块实现一个档位的自动转换功能。由下面的仿真波形可以看出这个程序的复位端为0复位，当rstn为1是正常工作。仿真波形图如图4-1所示。

图4-1分频模块仿真波形

4.2 计数模块仿真波形

计数模块实现的是一个简单的计数功能，本设计用到了4个计数器，ena为计数器的使能端口，当ena为1时计数器正常工作。rst为计数器的复位端口并且1为复位信号。由下图可以看出当计数器计数到9时full出现一个高电平使第二个计数器工作而第一个计数器清0开始从新计数。仿真波形如图4-2所示。

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图4-2计数器模块仿真波形

4.3 单位控制模块仿真波形

单位控制模块是对四个计数器进行了文件的例化。gate为门控信号当gate为1时程序进行正常的工作，out_a,out_b,out_c,out_d分别为四个计数器的输出。仿真波形如图4-3所示。

图4-3单位控制模块仿真波形

4.4 数码管位选模块

数码管位选模块主要是对数码管进行选择性点亮。led_ena控制着转换模块的使能端，led_count控制着4个数码管的的使能端口。仿真波形如图4-4所示。

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图4-4位选模块仿真波形

4.5 转换模块

转换模块接的是数码管，相当于译码部分。当ena和d_n0这两个使能端位于1时，本模块能够正常工作。当din输入时，shuchu能够进行译码。仿真波形如图4-5所示。

图4-5转换模块仿真波形

4.6 本章小结

本章主要对第三章的分频模块，计数模块，单位选择模块，数码管位选模块，转换模块这5个模块进行了Quartus II软件的功能仿真，并对仿真波形图进行了简单的说明。

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第5章 芯片介绍和管脚分配

5.1 FPGA芯片介绍

本设计中用到的FPGA芯片为Cyclone系列的EP1C3TC144，其管脚数为 144，封装为TQFP，工作电压为1.5V，最大可用系统门数位59904，逻辑单元(LE)为 2910。芯片管脚原理图如图5-1所示。

图5-1 芯片管脚原理图

5.2 代码管脚分配图

对数字频率计的输入和输出管脚进行分配，管脚分配图如图5-2所示。

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图5-2 管脚分配图

5.3 顶层原理图效果图

把顶层文件代码生成原理图，用原理图进行连接并且进行管脚分配之后的程序截图如图5-3所示。

图5-3 顶层原理图

5.4 本章小结

本章主要介绍了应用的主芯片管脚图，数字频率计的管脚分配图以及顶层模块原理效果图。

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