基于FPGA的数字频率计的设计(3)

?1?f??fx????0? （2-2） fxf0??Tfx

1?N?1式中，?它的产生是由于测频时，?是最大量化误差的相对值，

TfxNN闸门的开启时刻与被测计数脉冲的时间关系不相关造成的，即在相同的闸门

开启时间内，计数器所得的数并不一定相同[14]。当闸门时间开启时间T接近甚至等于被测信号周期TX的整数倍时，最大量化误差为ΔN=±1个数。

?f0f0??TT为闸门时间相对误差，主要由时基电路标准频率的准确度决定[15]。

?f0f0通常，对闸门时间准确度的要求是根据所要求的测频准确度而提出

的，为了使闸门时间频率误差不对测量结果产生影响，标准频率的准确度应高于被测信号准确度至少1个数量级，即

?f0f0??1。因此，测量较高的信Tfx号频率时，如果f0一定，闸门时间T越长，测量准确度越高；反之当T选定后，fx越高，±1个计数误差对测量结果的影响越小，测量准确度越高。根据以上介绍和分析可知直接测频法比较适合于高频信号的测量[16]。

2 .直接测周期法

又称T法，其测频原理如图2-2所示。其基本原理是选被测信号作为闸门信号，而将频率较高的标准频率信号作为填充脉冲进行计数。设标准频率信号的频率为f0，在一个闸门时间计数值为N，则被测信号的频率为：

ffx?0 （2-3）

N 4

被测信号脉冲标准闸门

图2-2直接测周期法原理

综上可知，直接计数测频法(包括直接测频法和直接测周期法)的优点是原理简单、测量方便、读数直接，能够在比极宽的频率范围内进行测量[17]。缺点是由于存在对被测信号或标频信号计数的±1个数字误差，难以兼顾低频和高频实现等精度测量，所以总体来说测量精度较低。

2.1.2 等精度测频法

等精度测频法(M/T法)，又叫多周期同步测频法，是在直接计数测频法基础上发展起来的，在目前的测频系统中应用比较广泛[18]。其测量原理波形如图2-3所示，测量原理框图如图2-4所示。该法同时具有M法和T法的优点,它通过测量被测信号数个周期的标频计数次数, 然后换算得出被测信号的频率,可兼顾低频与高频信号,提高了测量精度[19]。

标准时钟被测信号预置闸门实际闸门 图2-3等精度测频法原理波形

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标准信号fcCOUNT1预置闸门DQCP实际闸门COUNT2被测信号fx

图2-4等精度测频法原理框图

测量时，首先预置闸门信号开启，此时计时器并不计数。待被测脉冲信号上升沿到来时，触发器被触发输出计数使能信号(即实际闸门)[20]。此时，count1对标准信号进行计数，count2对被测信号计数。预置闸门信号关闭时，计数器并不立即停止计数，而是等到被测信号上升沿到来时才停止计数，从而实现了实际闸门信号与被测信号的同步，消除了由于被测信号产生的最大

[21]

±1个计数误差。

2.1.3 全同步测频法

在全同步测频法中，闸门信号不仅与被测信号同步，而且与标准时钟也同步，实现三者真正的全同步，从而彻底消除了由被测信号或者标频信号计数引起的量化误差，大大提高了测量精确度。其测量原理波形如图2-5所示，测量原理系统框图如图2-6所示。

标准时钟被测信号闸门信号

图2-5全同步测频原理波形

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标准时钟脉冲同步检测电路FPGA显示电路被测信号 图2-6全同步测频原理系统框图

被测频率与标准时钟分别送给脉冲同步检测电路与两个计数器，当脉冲 同步检测电路检测到被测频率与标准时钟相位同步时，脉冲同步检测电路发出同步信号，2个计数器开始计数，当脉冲同步检测电路再次检测到同步信号时，又发出同步信号，计数器停止计数。同时计数器的计数值锁存到锁存器，时序乘法器从锁存器中取得被测频率的计数值与标准时钟频率进行乘法运算，然后再将乘法器运算所得的值与标准时钟的计数值送给除法器，乘法器的结果为被除数，标准时钟的计数值为除数，运算所得结果就是被测信号

[22]

的频率。

由以上介绍和分析可知，经过长期的发展，数字频率计的测量方法已经比较丰富和成熟。由于直接计数测频法有着设计简单，并且它是所有测量方法的基础，有着比较成熟的理论，可参考资料也较多。所以本文采用直接计数测频法中的直接测频进行的设计。

2.2 Verilog HDL概述

2.2.1 Verilog HDL介绍

Verilog HDL是一种硬件描述语言（hardware description language），为了制作数位电路(数字电路)而用来描述ASICs和FPGAs的设计之用。Verilog的设计者想要以C程序语言(en：C programming language)为基础C程序语言(en:C programming language)为基础设计一种语言，可以使工程师比较熟悉跟容易接受。事实上，它产生与C程序语言类似的不严谨性质，并且大概与Pascal很相像。

这种语言跟传统的程序设计语言不同，在于它的程序叙述并非严格地线

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性（循序）执行。Verilog模式包含不同模组（modules）的阶层关系。模组（modules）是输出（inputs）和输入（outputs）所定义出来的一个集合。在每个模组中有一串的电线（wires）、暂存器（registers）和子模组(submodules)的定义。并且在每个模组里面,语言叙述大部分都被群组成为各种的执行区块(blocks)，用来定义该模组所产生的行为描述。在每个区块(blocks)内，使用begin和end的关键字来区隔开来,其中的叙述是循序被执行。但是同一个设计,不同的区块间的执行是平行的[23]。

2.2.2 Verilog HDL程序开发流程

1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑器进行编辑。通常Verilog文件保存为.v文件。

2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真）。

3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。逻辑综合软件会生成.edf（edif）的EDA工业标准文件。

4.布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内。

5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。

6.编程下载：确认仿真无误后，将文件下载到芯片中[24]。

2.3 本章小结

本章主要的介绍了数字频率计的三种测量方法，分别为：直接测量，等精度测量，全同步测量，并且在第二部分对Verilog HDL语言进行了简单的介绍。

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