电子信息技术专业《数字电子技术实验讲义》(4)

表14-1

输入 输出 Ai 0 0 1 1

Bi 0 1 0 1 Si Ci 图14-1

2．用异或门和与或非门设计一个一位全加器 ，设Ai、Bi、Ci-1分别为某位的被加数、加数和低一位来的进位，Si和Ci分别为该位的和以及向高一位的进位。

（1）列真值表14-2。

（2）写出全加器的逻辑函数表达式。 Si＝ Ci＝

（3）在图14－2位置上画出逻辑图。 （4）以实验验证其逻辑功能。

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表14-2

输入 Ai 0 0 0 0 1 1 1 1

图14-2

3．测量四位二进制全加器的逻辑功能。

输出 Ci-1 0 1 0 1 0 1 0 1 Bi 0 0 1 1 0 0 1 1 Si Ci 图14-3

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（1）将集成电路74LS83A插入实验面包板（或IC插座），并按图14－3连接线路，输入端A1/A3、A2/A4、B1/B3、B2/B4分别接四个“逻辑电平输出”，C0进位输入接“1”或“0”（接+5V和地）， 四个输出端∑1---∑4及进位输出C4都接LED显示。检查无误，然后开启学习机电源。 （2）输入端按表14-3要求送入二进制数，将输出的逻辑状态填入表14-3内。

表14-3

输入 C0=0 A1/B1/A2/B2/A3 B3 A4 B4 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 输出 C0=1 ∑4 ∑3 ∑2 ∑1 C4 ∑4 ∑3 ∑2 ∑1 C4 49

0 1 0 1 0 1 1 1 0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 4．加法器在二进制数码转换中的应用。 以8421BCD码和余三码之间的转换为例，8421码至余三码的转换是采用加3（0011）来完成的，见图14-4所示。而余三码至8421码的转换是采用减3，实际上是加3的二进制补码（1101）来完成的，见图14-5所示。

图14-4 图14-5

（1）按图14-4连接电路，在D、C、B、A输入端输入8421码，则d、c、b、a输出为余三码。将测得的数据填入表14-4内。

（2）按图14-5连接电路，在d、c、b、a端用逻辑开关输入余三码，则输出D、C、B、A为8421码。将测得的数据填入表14-5内。

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表14-4

十进制数 D 0 1 2 3 4 5 6 7 8 9 0 0 0 0 0 0 0 0 1 1 输入 8421码 C 0 0 0 0 1 1 1 1 0 0 B 0 0 1 1 0 0 1 1 0 0 A 0 1 0 1 0 1 0 1 0 1

输出 余3码 d c b a 51