毕业论文再次修改版- 副本 - 图文(5)

入输出电压为5V。74LVCH162245的30欧串联端电阻的高和低输出都能减少线路噪音。使用了74LVCH162245作为总线连接器件，也有一些IDE硬盘的连接也使用它，具体作用：总线隔离，一个高速的总线（50M以上）到处乱跑的话，其后果的很可怕的。使用它可以有效减少EMI，同时也不会由于一个外设的损坏而导致整个总线的瘫痪。还有一个作用是增强总线的驱动能力以及电平转换。下表为74LVCH162245的真值表：

表4.2 74LVCH162245真值表

由于FPGA器件上总线速度超过50M，甚至达到100M，因此需要利用74LVCH162245作为总线驱动与隔离器件，增强总线抗干扰性以及数据传输的可靠性,图4.8为FPGA端数据与片选、读写信号：

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图4.8 FPGA端数据与片选、读写信号

由上图可知，1DIR和2DIR是方向控制输入，而它是是由EMC_nOE决定为低电平，2OE和2OE是使能输入，而由E485_nCS决定为低电平，由真值表可得知，该芯片的数据传递方向是由B传向A。该芯片是连接FGPA和CPU的，由于它们之间传递数据时会出现过高的速度，此芯片可以缓冲过高的速度。

HCPL-0601是一种高速10MBit/s的逻辑门光耦器件，对总线信号进行隔离传输,，输入和输出间互相隔离，电信号传输具有单向性特点。该器件是一个集电极开路输出，主要应用于TTL到LSTTL或LSTTL、5V CMOS，线性接收器，数据传输，数据复用，开关电源，计算机外围设备接口等。其输出类型为逻辑闸，通道数为1，隔离电压为2.5KV，输入电流为15mA，输出电压为7V。图4.9为HCPL-0601的内部原理图和表4.2为HCPL-0601真值表：

图4.9 HCPL-0601的内部原理图

表4.2HCPL-0601真值表

74AHC1G14是一种反相施密特触发器，利用施密特触发器提供反相缓冲功能。其采用的是电平触发，电源电压在2.5V-5.5V之间，逻辑为：Y?A。可以将缓慢变化的输入信号转化成严格定义，无抖动的输出信号。主要应用于波形和脉冲整形器，非稳态多谐振荡器，单稳多谐振荡器。

隔离DC-DC（IS05B05-1W）是电压变换装置，指在直流电路中将一个电压值的电能变为另一个电压值。其输入电压为4.5～5.5V，输出电压为5V，隔离电压为1500V。

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其输出端的电压被转换成了平滑直流且无交流谐波分量，输出阻抗为0，抑制能力强，为施密特触发器提供了稳定的输入。

MAX3088是一个用于RS485/422通信的高速收发器件，包含一个驱动器和一个接收器。这些器件具有失效保护电路，当接收器输入开路或短路，从而保证接收器输出逻辑高。下图为RS485驱动及隔离电路:

图4.10RS485驱动及隔离电路

上图通过光电耦合器接收 信号通过施密特触发器的波形整合驱动MAX3088进行RS485协议，在本次设计一共有两路RS485独立通道进行冗余，所以还应有一路RS485驱动电路，设计图同上图。

３、CPU接口设计

由于CPU是直接把FPGA作为外接的静态存储器，因此LPC3250端接口相对简单，主要是高速总线需要加缓冲器件。并按照4位地址线和16位数据线，分别经过缓冲器件后连接到LPC3250器件的总线端口即可。如下图所示：

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图4.11 CPU接口图

第五章 RS485通信接口软件设计

1、FPGA通信协议及寄存器设计

FPGA端器件作为外部静态存储器，配置完毕地址后CPU就可以访问FPGA内部各个寄存器以及缓冲区。本课题应设计两路RS485通道，下面着重设计一路RS485通道（另一通道同理），共8个寄存器，分别定义如下：

寄存器名称 数据寄存器1 接收计数寄存器高1 接收计数寄存器低1 累加和 Reserved 波特率寄器高1 波特率寄器低1 地址 0x00 0x01 0x02 0x03 0x04 0x05 0x06 第 23 页 （共41 页）

状态寄存器1 0x07 1.数据寄存器：数据寄存器为一个8位寄存器，对其写入的8位数据会被写入发送FIFO内；通过读取该寄存器，可以读取到接收FIFO内已收到的数据；

2.接收计数寄存器：读取该寄存器可以读取到接收FIFO中有效数据个数对该寄存器写无效；

3.累加和寄存器：读取该寄存器可以读取到发送帧或者接收帧的累加和（可采用异或加方式），对该寄存器写无效；

4.波特率寄存器：该波特率为16位，该寄存器支持读/写。如果该寄存器值为BAUD，当前计算公式为：BAUDRATE = 400MHz / 10 /(BAUD + 1),使用LVDS同步时钟时，计算方式改变，且仅作用于接收模块。

5.状态寄存器：RF位：正在接收标志，在已接收到帧头、还未接收到帧尾时该标志置位，否则清0；TF位：启动发送标志，由CPU置位，FPGA清零，如果为1，则FPGA启动发送FIFO数据；RC位：接收完成标志，成功接收到一帧数据（收到大于1字节数据，且已收到帧尾）后置位，该位可对其写0进行清除，在收到下一帧帧头后该位自动清0；TC位：发送完成标志，将发送FIFO内的数据送完并送出帧尾字节后置位，可对其写0清除或在开始发送下一帧帧头时清0；TER:发送故障标志位，指向通信对方发送数据错误，比如断帧；RER:接收故障标志位，指向接收到通信对方的数据错误，比如断帧；CRC位：累加和校验成功标志，指示最后接收到的一帧数据的累加和校验结果是否正确，1表示正确，0表示失败。该位可由写0清除，在接收一帧数据完成后对其进行更新。

为了提高传输效率和简化采样过程，FPGA内部对总线收发数据采用4B5B编码，内部的逻辑关系如下图所示：

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