北邮数电实验上 实验一

QuartusII原理图输入法设计与实现

数字电路与逻辑设计实验

实验报告

QuartusII原理图输入法设计与实现

QuartusII原理图输入法设计与实现

一．实验名称

QuartusII原理图输入法设计与实现

二．设计任务要求

[实验目的]

1.熟悉用QuartusII原理图输入法进行电路设计和仿真。

2.掌握QuartusII图形模块单元的生成与调用；

3.熟悉实验板的使用。

[实验任务要求]

1.掌握QuartusII的基础上，利用QuartusII用逻辑门设计实现一个半加器，生成新的半加器图像模块。

2.利用已生成的半加器实现全加器，仿真验证其功能，并能下载到实验板上进行测试。

[实验元器件]

QuartusII原理图输入法设计与实现

计算机（QuartusII软件），数字系统与逻辑设计实验开发板

三．设计思路和原理图

[半加器设计]

1.半加器的应有两个输入值，两个输出值。A表示加数，B表示被加数，S表示半加和，C表示向高位的进位。

2.由数字电路与逻辑设计理论知识可知，半加器的逻辑表达式为：

S=A⊕BC=AB

3.选择两个逻辑门：异或门和与门。A,B为异或门和与门的输入，S为异或门的输出，C为与门的输出。

4.利用QuartusII仿真实现其逻辑功能，并生成新的半加器图形模块单元。

原理图如下：

[全加器设计]

1.全加器可以由两个半加器和一个或门构成。全加器有三个输入值，两个输出值： 为加数， 为被加数， 1

为低位向高位

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的进位。

2．由数字电路与逻辑设计理论知识可知，全加器的逻辑表达式为：

S= ⊕ ⊕ 1

=( ⊕ ) 1+

3.利用全加器的逻辑表达式和半加器的逻辑功能，实现全加器。 原理图如下：

四．仿真波形图及波形分析

设置输入A、B、C的周期，即可模拟真值表中000~111的八个输入状态，由此仿真出的结果即为真值表的F的取值。其中，A为最高位，B为中间位，C为最低位，故TA=2TB=4TC,具体数值根据元件工作频率计算得出。

[半加器]

QuartusII原理图输入法设计与实现

当半加器的2个输入端都输入0时，即A=B=0时，则有输出：半加和S=0，进位端C=0。

当半加器2个输入端有一个为1时，即A=1,B=0 或A=0,B=1时，则有输出：半加和S=1，进位端C=0。

当半加器2个输入端都为1时，即A=B=1时，则有输出：半加和S=0，进位端进位C=1。

输入结果存在冒险。

[全加器]

设置输入周期如下：

1.工作频率f=1KHz,此时周期T=1000us,存在冒险，仿真结果如下：

2.工作频率f=10MHz,此时周期T=100ns,存在冒险，但此时结果出现明显错误，仿真结果如下：

QuartusII原理图输入法设计与实现

当全加器2个输入端都输入都为0，若低位进位为0，即 =0， =0, 1=0,则输出 =0， =0。若低位进位为1，即 =0， =0, 1=1,则输出 =1， =0。

当全加器2个输入端有一个输入为1，即 =0， =1或即 =1， =0，若低位进位为0，即 1=0,则输出 =1， =0。若低位进位为1，即 1=1,则输出 =0， =1。

当全加器2个输入端都输入都为1，若低位进位为0，即 =1， =1, 1=0,则输出 =0， =1。若低位进位为1，即 =1， =1, 1=1,则输出 =1， =1。

五．全加器VHDL描述

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY f_adder IS

PORT(ain,bin,cin:IN STD_LOGIC;

cout,sum:OUT STD_LOGIC);

END ENTITY f_adder;

ARCHITECTURE a OF f_adder IS

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COMPONENT h_adder

PORT(a,b:IN STD_LOGIC;

co,so:OUT STD_LOGIC);

END COMPONENT;

SIGNAL d,e,f:STD_LOGIC;

BEGIN

u1:h_adder PORT MAP(a=>ain,b=>bin,co=>d,so=>e);

u2:h_adder PORT MAP(a=>e,b=>cin,co=>f,so=>sum);

cout<=d OR f;

END;

六．问题分析及解决方法

1.绘制原理图时，插入INPUT和OUTPUT端口后，将其接至元器件引脚再拖开，发现端口脱离，并未与元器件连接。出现以上情况，需将工具栏的

出端口间连引线。

2.在设置输入波形的周期时，应按照真值表的顺序，使

TA=2TB=4TC,才可保证输出结果按照二进制000~111的自然顺序排列，便于观察。

3. 保存文件时需小心，有些地方命名必须一致，例如：波形文件及the name of the top-level design entity for the project等，以保证实验正确进行。 图标选中。否则需要在引脚与输入输

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4.将全加器的端口信号选入波形编辑器时，需将“filter”一栏选“Pins：all”才会在“Nodes Found”中显示所有端口。

5.观察仿真波形时，若波形持续不变，需注意调整时间轴，选中工具栏中按钮，在仿真图上点击右键缩放图形（点击左键为放大），即可看到。

七．实验总结及心得体会

[实验总结]

操作步骤如下：

1.创建工程：打开建立新工程管理窗，将设计文件加入工程，选择目标芯片，选择综合器、仿真器和时序分析器，最后结束设置。

2.原理图设计输入：插入元器件符号及输入输出端口，修改名称。连接电路，文件存盘。创建符号文件 ，封装，调用自创符号。

3.编译前设置：选择目标器件，选择目标器件闲置引脚的状态，设置优化选项。

4.编译：阅读编译报告，了解工程的时序报告，了解硬件资源应用情况。

5.仿真：打开波形编辑器，设置仿真时间区域，保存波形文件，输入信号节点，编辑输入波形，仿真器参数设定，启动仿真器，观察仿真结果。

[心得体会]

此次实验是QuartusII软件的入门课。通过按照书上的步骤实现

QuartusII原理图输入法设计与实现

全加器并进行仿真，我对于该软件及其简单功能有了初步的认识。为之后的实验打下了坚实的基础。另外，我将数字电路课上所学加以实际应用，发现理论与实际存在一定差距。通过软件仿真，我对于数字电路有了更深刻的理解。