一种基于FF总线的智能控制系统设计

现场总线--FF总线的原来 及其应用

一种基于FF总线的智能控制系统设计

摘要: 本文介绍了一种基于FF总线的智能控制系统的设计方案，主要解决了系统结构、通讯控制器、MCU选型、硬件接口和软件的设计问题。控制系统采用通讯控制芯片和CPU，完成现场信号采集、控制，并能通过USB接口上传数据到上位PC机。系统利用FB3050片强大功能，可在低功耗条件下处理实时复杂通讯协议，并采用DMA方式，减少CPU开销。 关键字: FF总线；MCU；控制系统；通讯协议

1 引言

现场总线是当今自动化领域技术发展的热点之一，被誉为自动化领域的计算机局域网。它的出现，标志着工业控制技术领域又一个新时代的开始，并将对该领域的发展产生重要影响。现场总线技术正受到国内外自动化设备制造商与用户的关注，它的出现，给自动化领域带来了一次革命。基于现场总线及智能化仪表的控制系统FCS (Fieldbus Control System)将逐步取代传统DCS。

2 系统结构设计

本系统中通讯设备分为两类，一类是通讯主节点，可作为总线系统中的链路活动调度器。其结构如图1所示，P89V51RD2单片机作为CPU，负责实现FF协议中的LAS功能。用FB3050作为与现场总线的接口芯片，负责收发数据包。用IS62C256 SRAM (32K)作为CPU与FB3050共用的RAM，实现DMA功能。该主节点通过USB通讯口与上位机交换数据。

图1 通讯主节点结构框图

另一类是通讯从节点部分，作为网络中的基本设备，FF通讯部分电路与主节点相同。数据采集与控制模块中CPU选用AT89S52，该芯片内置8K Flash存储器和256B RAM，可满足控制要求。CPU通过控制AD7705实现数据采集，输出到DA0832实现对环境的控制。并设计有LCD显示和按键功能。该模块其通过串行通讯口与从节点网卡CPU相连。 3 硬件系统设计

3.1 主CPU与通信控制芯片的选择

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FB3050可与大多数CPU连接，本系统选用PHILIPS公司的P89VS1RD2。P89VS1RD2是一款8位80C51单片机的派生产品。它在完全保留80C51指令系统和硬件结构的大框架外，作了很多的加强和扩展。其将原有的对外部数据和程序存储器的16位寻址机制加以应用，把片上的RAM扩展到1024字节，片上Flash EPROM扩展到64kB, 满足本系统中用C语言编程对片上大存储器容量的需要。P89VSIRD2的典型特性是它的X2方式选项。利用该特性，设计者可使应用程序以传统的80C51时钟频率(每个机器周期包含12个时钟)或X2方式(每个机器周期包含6个时钟)的时钟频率运行，选择X2方式可在相同时钟频率下获得2倍的速度。这样可将时钟频率减半并保持特性不变，这种方式运行可以降低EMI。

FB3050是smar公司推出的第三代基金会现场总线通信控制芯片，符合ISA

SP50-2-1992 PART2中规定的现场总线物理层规范，用作总线主、从设备的通信接口。芯片设计时考虑了和各种流行的微处理器接口问题。FB3050内部有信号极性识别和矫正电路，因此允许总线网络的两根线无极性任意连接。其数据总线宽度为8位，地址可采用复用方式。

3.2 CPU与FB3050的接口电路设计

主节点网板完成链路活动调度器(LAS)功能，同时要完成与上位PC机通讯。因此在网板设计中，选用高性能CPU P89VS1RD2，对FB3050和USBD12片选，分别使其进入工作状态，完成不同功能。

图2 CPU与FB3050接口电路

如图2所示，CPU与FB3050接口电路包括三部分:系统总线接口控制总线接口和存储总线接口，P89VS1RD2与FB3050系统总线都采用8位数据总线，16位地址总线，并运行于数据、地址复用方式，即FB3050的高8位地址线和P89VS1RD2的高8位地址双向I/O口P2

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相连，FB3050的数据线与P89V51RD2的数据双向I/O口P0相连。而FB3050的低8位地址线接地，利用数据总线在读写操作的地址周期和数据周期，分别传输低8位地址和数据信息。FB3050与P89V51RD2连接于同一个时钟电路，由主CPU提供系统复位信号。

3.3 AD转换接口电路设计

AD7705是AD公司推出的高性能、低成本16位Σ-△ A/D转换器。器件内部包括多路开关、缓冲器、可编程放大器(PGA)以及数字滤波电路等。可直接对传感器的微弱信号进行A/D转换，简化了外围电路，而且因其具有高分辨率，自校准及低功耗等特点，非常适合在传感器和仪表中进行数据采集。本设计利用RTD线性度高的优点，结合AD7705的可编程放大的特点直接放大采集的差压信号，将测量的信号送于单片机运算。这一方法特别适合于需要进行两路测量的场合。

如图3所示，测量系统中AD7705芯片主要参数设计为主时钟:FCLK为2.4576MHz，可满足低速高精度的要求。AD7705的串行数据接口包括:片选输入口，串行施密特逻辑输入时钟口SCLK，数据输入口DIN，转换数据输出口DOUT，指示数据准备就绪的状态信号输出口。其中DRDY输入口转为低电平时，转换数据可读取;否则不可读取，本设计中将其连接于P89V51RD2外部中断0触发引脚(P3.2)，通过查询方式实现对AD7705中寄存器数据的读取。SCLK接P89V51 RD2的P3口中未用的管脚P3.5, 数据输入、输出端DIN, DOUT共同接P3口中未用的另一管脚P3.4，并外接上拉电阻。在该种连接方式下，用P3.5口编程模拟AD7705的通信时序，以实现对AD7705的操作。

图3 CPU与AD7705接口电路

3.4 通讯网卡和采集模块间通讯

网卡和采集模块间用串行口UART连接，8051系列芯片中提供了功能很强的全双工串行通讯口。发送数据由TxD引脚送出，接收时数据由RxD输入。有两个缓冲器SBUF，一个作为发送缓冲器，另一个作为接收缓冲器。UART是可编程的全双工串行口，波特率时鲁可由内部定时器1或定时器2获得。使用串口通讯可节约I/O口数量，且连接简单、可靠。应

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用中将网卡侧CPU的TxD引脚与采集模块RxD连接;网卡侧CPU的RxD引脚与采集移块TxD连接;并连接共地线，可实现控制模块与通讯卡间通信。这样控制器可作为一个怀络节点连入FF总线系统，便于系统对其实现管理。

设计中利用P89VS1RD2增强的多机通信功能，用一个通讯网卡可连接多个采集模块。其本身硬件具有的自动地址识别功能和错误检测功能，可减少CPU开销。

3.5 USB接口电路设计

如图4所示，P89V5IRD2与PDIUSBD 12的通信是通过8位并行数据总线UD0~UD7，及控制总线即片选引脚CS_N、读选通引脚RD_N和写选通引脚WD_N进行的。其中ALE在地址和数据总线复用时使用，本设计中使用该方式，将其始终接地。CS_U为USB器件的选通信号，由CPU的P1.7引脚提供，可以通过该片选信号使PDIUSBD12进入工作状态。PDIUSBD12的A0引脚与P2.0连接，控制地址位选择。P89V51 RD2的数据总线P0直接与PDIUSBD12的数据总线相连，并分别连接读、写引脚，这样D12就相当于一片外部RAM了，具有访问它的数据总线、地址总线和读写信号，还有不同于一般外部存储器的中断信号以及复位输入和挂起输出信号线。

图4 PDIUSBD12接口电路

4 系统软件设计

软件方面采用Wave6000 IDE环境，其对用户源程序大小没有任何限制，并有丰富的窗口显示方式，多方位，动态地仿真的各种过程，使用极为便利。程序设计语言采用Cx51优化的Cx51 C完整的实现了ANSI的C语言标准。对8051来说Cx51不是一个通用的C编译器，它首先的目标是生成针对8051的最快和最紧凑的代码，Cx51具有C编程的弹性和高效的代码和汇编语言的速度。编译器采用KEIL公司Keil …… 此处隐藏：2510字，全部文档内容请下载后查看。喜欢就下载吧 ……