VHDL代码设计规范

vhdl代码规范,好习惯

目

1.2.3.4.5.

录

目的............................................................................................................................................1范围............................................................................................................................................1术语说明....................................................................................................................................1规范列表....................................................................................................................................1规范............................................................................................................................................3

5.1.书写规范..............................................................................................................................35.1.1.命名规范........................................................................................................................35.1.2.注释规范........................................................................................................................55.1.3.其他书写规范................................................................................................................65.2.设计规范..............................................................................................................................65.2.1.复位................................................................................................................................65.2.2.时钟................................................................................................................................75.2.3.状态机............................................................................................................................75.2.4.异步信号........................................................................................................................75.2.5.其他设计规范................................................................................................................85.3.设计常识..............................................................................................................................96.

附录............................................................................................................................................9

6.1.例子说明（规范详细解释）..............................................................................................96.2.代码模板............................................................................................................................18

vhdl代码规范,好习惯

1.目的

规范VHDL的设计风格，保证代码的可读性、重用性及与现有EDA工具的一致性，从而形成对设计代码的标准化管理。

2.范围

本标准规定了VHDL代码设计规范。本标准适用于COMBA公司技术中心。

3.术语说明

本规范使用的术语解释如下：

级别：指该规则遵循的级别，有两个级别，分别为推荐和规定。推荐：表示在一般情况下必须遵循该规则。规定：表示必须严格遵守该规则。

说明：对此规则或准则的必要的解释。

示例：对此规则举例进行说明，示例分为正例和反例。正例：对此规则或准则给出的正确示例。反例：对此规则或准则给出的反面示例。

4.规范列表

编级号别书写规范R1.规

定R2.规

定R3.R4.R5.R6.

规定推荐规定规定

规

则

命名必须相同。文件名及其后缀必须小写.

顶层文件命名方式使用器件型号、工程名与_top结合。模块使用功能进行划分，第二层文件及下面的模块命名，第一个单词需要与第二层文件一致。

命名要有实际意义。

符号。

模块、信号、变量等的命名不大于64个字符

R7.

规定

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R8.R9.

推荐推荐规定

“STR_实体名”区分。如果是混合使用，或者是分不清作后缀；锁相环模块命名以PLL作后缀；乘法模块命名以MULT作后缀；除法模块命名以DIV作后缀；加法模块母符合说明的要求

O_portname分别对应输入、输出端口信号。

顶层模块端口信号命名要求与原理图命名一致或者是相“_buf”表示。多次采样加数字区分一些常用的基本信号按说明统一后缀命名

多比特信号，应该使用相同的比特顺序，都采用downto每个VHDL源文件应该在文件头注释文件的基本信息每个信号，变量和端口的定义都要有注释

推荐规定规定规定规定规定规定规定规定规定规定规定规定规定

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R25.

推荐 R26.规定 R27.推荐 R28.规定 R29.推荐 R30.规定 R31.规定 R32.规定 R33.规定设计规范 R34.规定 R35.推荐 R36.规定 R37.推荐 R38.推荐 R39. R40. R41. R42. R43.推荐规定规定推荐推荐

对于内部表，注释说明表的组成、表的内容及作用用缩进方式使得代码有层次感，缩进不要使用 TAB键，缩进为 4个空格每行字符数推荐不大于 90,最大不能超过 120模块端口每行定义一个。根据端口功能进行区分，类间用空行分开调用模块使用“=>”方式进行端口映射，总线到总线映射时(x downto y)要写全调用模块进行端口实例时，一行代码只实例一个信号。顺序必须与原模块保持一致功能集中或有很强的相关性的变量信号声明放在一起，类间用空行或注释分开端口、信号、变量定义需要对齐，端口实例化需要对齐运算符与信号之间必须有空格分开

全局复位信号使用器件提供的全局信号管脚当采用异步复位时，推荐使用同步释放的方式每个输出管脚和内部定义的信号都应该通过复位信号赋初值全局时钟输入在管脚够用的情况下必须使用器件全局时钟输入管脚尽量不要在设计中对同一时钟的上升沿和下降沿混合使用，建议使用上升沿，可以考虑使用高频时钟替代时钟沿的混用避免使用内部的产生的信号(如分频信号)作为时钟信号如果一定使用分频时钟的话，必须使用全局布线资源。避免使用门控时钟 FPGA的输入时钟至少有一个本地时钟，用作 CPU接口或监控时钟。逻辑控制推荐使用状态机实现第 3页共 21页

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R44. R45.

规定推荐规定规定规定推荐推荐规定规定推荐推荐规定规定推荐推荐推荐规定

状态机的各个状态，使用参数表示状态机编码：在速度可以满足要求的情况下，不推荐使用 one_hot编码；进行二进制编码且状态机的处理流程比较单一时，推荐使用格雷码。并行信号总线，如果与采样时钟异步，必须进行两次采样比较，才能作为采样的结果使用对与时钟异步的信号进行沿检测，需要先采样该信号，再对该信号的采样信号进行沿检测对于