EDA技术实用教程期末复习材料选择题库

EDA技术实用教程期末试卷复习材料选择题库

1. 将设计的系统或电路按照EDA开发软件要求的某种形式表

示出来。并送入计算机的过程称为( A )：

A:设计的输入B:设计的输出C:仿真D:综合

2. 一般把EDA 技术发展分为（B ）个阶段 。A:2 B:3 C:

4 D: 5

3. 大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD

结构与工作原理的描述中，正确的是__C ___。

A. CPLD即是现场可编程逻辑器件的英文简称； B. CPLD是基于查找表结构的可编程逻辑器件； C. 早期的CPLD是从GAL的结构扩展而来；

D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD

C. 原理图输入设计方法一般是一种自底向上的设计方

法；

D. 原理图输入设计方法也可进行层次化设计。 8.在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是_ A__。

E. PROCESS为一无限循环语句；敏感信号发生更新时启

动进程，执行完成后，等待下一次进程启动。 F. 敏感信号参数表中，应列出进程中使用的所有输入信

号；

G. 进程由说明部分、结构体部分、和敏感信号参数表三

部分组成；

H. 当前进程中声明的变量也可用于其他进程。 9.嵌套使用IF语句，其综合结果可实现_____I_。

I. 带优先级且条件相与的逻辑电路； J. 条件相或的逻辑电路； K. 三态控制电路； L. 双向控制电路。

10.电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；指出下列那种方法不属于速度优化：_A_________。

A. 资源共享

B. 流水线设计 C.寄存器配平

结构；

4. 综合是EDA设计流程的关键步骤，综合就是把抽象设计层

次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，__C是错误的。

a) 综合就是将电路的高级语言转化成低级的，可与

FPGA / CPLD的基本结构相映射的网表文件； b) 综合可理解为，将软件描述与给定的硬件结构用电路

网表文件表示的映射过程，并且这种映射关系不是唯一的；

c) 综合是纯软件的转换过程，与器件硬件结构无关； d) 为实现系统的速度、面积、性能的要求，需要对综合

加以约束，称为综合约束。

5. IP核在EDA技术和开发中具有十分重要的地位，IP分软

IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为____B______。

a) 提供用VHDL等硬件描述语言描述的功能块，但不涉

及实现该功能块的具体电路； b) 提供设计的最总产品----掩膜；

c) 以网表文件的形式提交用户，完成了综合的功能块； d) 都不是。

6. 基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL

文本输入→____B____→综合→适配→__________→编程下载→硬件测试。

①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤引

脚锁定

A．③①

B.①②

C.④⑤

D.④②

D. 关键路径法

11.在一个VHDL设计中idata是一个信号，数据类型为integer，下面哪个赋值语句是不正确的_____D__。

M. idata <= 16#20#; N. idata <= 32; O. idata <= 16#A#E1; P. idata <= B#1010#;

12.下列EDA软件中，哪一不具有时序仿真功能：___D____。

A. Max+Plus II B. Quartus II C. ModelSim D. Synplify

13.IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为___A____。

A .软IP B.固IP C.硬IP D.都不是 14.综合是EDA设计流程的关键步骤，在下面对综合的描述中，____D___是错误的。

A综合就是把抽象设计层次中的一种表示转化成另一种表示

7.下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的__B__。

A. 原理图输入设计方法直观便捷，但不适合完成较大规

模的电路系统设计；

B. 原理图输入设计方法无法对电路进行功能描述；

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的过程；

B综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；

C为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；

D综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。

15.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是C____。 A FPGA是基于乘积项结构的可编程逻辑器件； B FPGA是全称为复杂可编程逻辑器件；

C 基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D 在Altera公司生产的器件中，MAX7000系列属FPGA结构。

16.进程中的变量赋值语句，其变量更新是__A_____。 A立即完成； B按顺序完成； C在进程的最后完成； D都不对。

17.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述____D_______。 A器件外部特性； B器件的综合约束；

C器件外部特性与内部功能； D器件的内部功能。

18.不完整的IF语句，其综合结果可实现_____A___。

A. 时序逻辑电路 C. 双向电路

B. 组合逻辑电路 D. 三态控制电路

20..列标识符中，____B_____是不合法的标识符。

A. State0 signall

21.关于VHDL中的数字，请找出以下数字中最大的一个：____A_____。

A 2#1111_1110# B 8#276# C 10#170# D 16#E#E1

22．下列EDA软件中，哪一个不具有逻辑综合功能：__B____。

A Max+Plus II B ModelSim C Quartus II D Synplify

23.下列那个流程是正确的基于EDA软件的FPGA / CPLD设

计流程：B

A. 原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试

B. 原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试

C. 原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；

D. 原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试

24.流水线设计是一种优化方式，下列哪一项对资源共享描述正确_。C

A. 面积优化方法，不会有速度优化效果 B. 速度优化方法，不会有面积优化效果 C. 面积优化方法，可能会有速度优化效果 D. 速度优化方法，可能会有面积优化效果

25.在VHDL语言中，下列对时钟边沿检测描述中，错误的是____D___。

A. if clk’event and clk = ‘1’ then B. if falling_edge(clk) then C. if clk’event and clk = ‘0’ then D.if clk’stable and not clk = ‘1’ then

26.状态机编码方式中，其中_____C____占用触发器较多，但其实现比较适合FPGA的应用 A. 状态位直接输出型编码

B. 9moon

C. Not_Ack_0

D.

19.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化____B_____。

①流水线设计 ⑤寄存器配平 A. ①③⑤ C. ②⑤⑥

②资源共享 ③逻辑优化 ④串行化⑥关键路径法

B. ②③④ D. ① …… 此处隐藏：7610字，全部文档内容请下载后查看。喜欢就下载吧 ……