XILINX+ISE+14.1设计教程

传统数字系统设计流程设计目标 人工给出真值表人工化简卡诺图

得到最简表达式 人工使用LSI电路实现

系统调试和验证

现代数字系统设计流程设计目标 设计输入

entity lab1 is port(a,b,c : in std_logic; y : out std_logic); end lab1; architecture rtl of lab1 is begin y<=a or (c and b); end rtl;

计 算 机 自 动 完 成

功能级仿真 逻辑综合

综合后仿真

转换(Translate) FPGA设计实现 映射(Map) 布局和布线(PAR)

转换(Translate) CPLD设计CLB CLB

适配(Fit)CLB CLB

时序收敛

时序仿真 设计下载 系统调试与验证

配置文件加载后，用 示波器、逻辑分析 仪、软件程序观察

ISE13.1集成开发环境介绍--主界面介绍源文件窗口 工作区子窗口

处理子窗口

脚本子窗口

基于VHDL语言的ISE设计流程--一个数字系统的设计原理

外部50MHz时钟

分频器生成电路

1Hz时钟

3位的计数器

送给三个灯显示计数的值

基于VHDL语言的ISE设计流程--设计内容使用ISE13.1完成一个数字系统的设计，其内容包括： 工程的建立； 三位计数器的设计； 设计综合和查看综合结果； 三位计数器设计仿真； 分频器的设计； 用户约束的添加和设计实现； 布局布线结果的查看； 设计下载到FPGA芯片 PROM文件的生成和下载到PROM中

基于VHDL语言的ISE设计流程--启动ISE13.1软件方法1:在开始菜单下找到ISE的启动图标

点击此处

方法2:在桌面上找到ISE图标，点击该图标启动ISE13.1软件

基于VHDL语言的ISE设计流程--新建工程

点击New Project…

基于VHDL语言的ISE设计流程--新建工程输入工程名字：counter 工程所在的目录

点击“Next”按纽

基于VHDL语言的ISE设计流程--新建工程产品范围(product category) 芯片的系列(Family) 具体的芯片型号(Device) 封装类型(Package) 速度信息(speed) 综合工具(Synthesis Tool)

仿真工具(Simulator)喜欢的语言(VHDL/Verilog)

点击“Next”按钮

基于VHDL语言的ISE设计流程--创建一个新工程

点击“Finish”按钮

基于VHDL语言的ISE设计流程--创建一个新工程工程名 器件名字

生成了空的工程框架

基于VHDL语言的ISE设计流程--创建一个新的设计文件选中器件名字，点击鼠标右键

选中New Source…

基于VHDL语言的ISE设计流程--创建一个新的设计文件块存储器映像文件 在线逻辑分析仪Chipscope定义和连接文件

实现约束文件IP生成向导 存储器文件 原理图文件 用户文档文件 Verilog模块模板文件 Verilog测试平台模板文件 VHDL模块模板文件 VHDL库模板文件 VHDL包模板文件 VHDL测试平台模板文件 片上系统设计向导

基于VHDL语言的ISE设计流程--创建一个新的设计文件

输入”top”作为VHDL模块的名字选择VHDL Module

点击“Next”按钮

基于VHDL语言的ISE设计流程--创建一个新的设计文件

点击“Next”按钮

基于VHDL语言的ISE设计流程--创建一个新的设计文件

设计总结

点击“Next”按钮