数字集成电路复习资料

第一章 数字集成电路介绍

第一个晶体管，Bell实验室，1947

第一个集成电路，Jack Kilby，德州仪器，1958 摩尔定律：1965年，Gordon Moore预言单个芯片上晶体管的数目每18到24个月翻一番。(随时间呈指数增长)

抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。这一模型含有用来在下一层次上处理这一模块所需要的所有信息。

固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。

可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。

一个门对噪声的灵敏度是由噪声容限NML（低电平噪声容限）和NMH（高电平噪声容限）来度量的。为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。NMH = VOH - VIH NML = VIL - VOL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。

一个门的VTC应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。

理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。

传播延时、上升和下降时间的定义

传播延时tp定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。

上升和下降时间定义为在波形的10%和90%之间。 对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。功耗-延时积(PDP)----门的每次开关事件所消耗的能量。

一个理想的门应当快速且几乎不消耗能量，所以最后的质量评价为。能量-延时积(EDP) = 功耗-延时积2

。

第三章、第四章CMOS 器件 手工分析模型

I 2

D K'

WL

V Vmin GTVmin－2 1＋ VDS 若V GT 0

Vmin＝min VGT,VDS,VDSAT 寄生简化：当导线很短，导线的截面很大时或当所采用的互连材料电阻率很低时，电感的影响可

以忽略：如果导线的电阻很大(例如截面很小的长

铝导线的情形)；外加信号的上升和下降时间很

慢。

当导线很短，导线的截面很大时或当所采用的互

连材料电阻率很低时，采用只含电容的模型。 当相邻导线间的间距很大时或当导线只在一段很

短的距离上靠近在一起时：导线相互间的电容可

以被忽略，并且所有的寄生电容都可以模拟成接

地电容。 平行板电容：导线的宽度明显大于绝缘材料的厚度。 边缘场电容：这一模型把导线电容分成两部分：一个平板电容以及一个边缘电容，后者模拟成一条圆柱形导线，其直径等于该导线的厚度。 多层互连结构：每条导线并不只是与接地的衬底耦合（接地电容），而且也与处在同一层及处在相

邻层上的邻近导线耦合（连线间电容）。总之，再

多层互连结构中导线间的电容已成为主要因素。这一效应对于在较高互连层中的导线尤为显著，

因为这些导线离衬底更远。 例4.5与4.8表格

电压范围 集总RC网络 分布RC网络

0 50%(t) 0.69 RC 0.38 RC

p

0 63%( ) RC 0.5 RC

10% 90%(t) 2.2 RC 0.9 RC

Al1导线,使用分布RC模型，c = 110 aF/ m和r r

0 90% 2.3 RC 1.0 RC

= 0.075 / m 例4.1 金属导线电容

tp = 0.38 RC = 0.38 (0.075 / m) (110 aF/ m)

(105 m)2

= 31.4 ns 考虑一条布置在第一层铝上的10cm长，1 m宽的

Poly：tp = 0.38 (150 / m) (88+2 54 aF/ m)

铝线，计算总的电容值。

(105 m)2

= 112 s

平面(平行板)电容： ( 0.1×106

m2 )×30aF/ m2 Al5： tp = 0.38 (0.0375 / m) (5.2+2 12

= 3pF 边缘电容：

aF/ m) (105 m)2

= 4.2 ns 2×( 0.1×106

m )×40aF/ m = 8pF 总电容： 例4.9 RC与集总C

11pF现假设第二条导线布置在第一条旁边，它假设驱动门被模拟成一个电压源，它具有一定大们之间只相隔最小允许的距离，计算其耦合电

小的电源内阻Rs。

容。 耦合电容： C6

inter = ( 0.1×10 m )×95 应用Elmore公式，总传播延时：

aF/ m2 = 9.5pF

D = RsCw + (RwCw)/2 = RsC2w + 0.5rwcwL 材料选择：对于长互连线，铝是优先考虑的材料；及 tp = 0.69 RsCw + 0.38 RwCw 多晶应当只用于局部互连；避免采用扩散导线；其中，Rw = rwL，Cw = cwL

先进的工艺也提供硅化的多晶和扩散层

假设一个电源内阻为1k 的驱动器驱动一条1 m接触电阻：布线层之间的转接将给导线带来额外宽的Al1导线，此时Lcrit 为2.67cm

的电阻。

布线策略：尽可能地使信号线保持在同一层上并避免过多的接触或通孔；使接触孔较大可以降低接触电阻(电流集聚在实际中将限制接触孔的最大尺寸)。

采电流集聚限制RC, (最小尺寸)：金属或多晶至n+、p+以及金属至多晶为 5 ~ 20 ；通孔(金属

至金属接触)为1 ~ 5 。 第五章CMOS反相器

静态CMOS的重要特性：电压摆幅等于电源电压 例4.2 金属线的电阻

高噪声容限。逻辑电平与器件的相对尺寸无关 考虑一条布置在第一层铝上的10cm长，1 m宽的晶体管可以采用最小尺寸 无比逻辑。稳态时铝线。假设铝层的薄层电阻为0.075Ω/□，计算在输出和Vdd 或GND之间总存在一条具有有限电阻导线的总电阻：

的通路 低输出阻抗 (k ) 。输入阻抗较高 R＝0.075Ω/□ (0.1 106

(MOS管的栅实际上是一个完全的绝缘体) 稳态wire m)/(1 m)＝7.5kΩ

输入电流几乎为0。在稳态工作情况下电源线和地例4.5 导线的集总电容模型

线之间没有直接的通路(即此时输入和输出保持假设电源内阻为10kΩ的一个驱动器，用来驱动不变) 没有静态功率。传播延时是晶体管负载一条10cm长，1 m宽的Al1导线。

电容和电阻的函数。

电压范围 集总RC网络 分布RC网络 门的响应时间是由通过电阻Rp充电电容CL(电阻0 50%(t) 0.69 RC 0.38 RC

Rn放电电容CL)所需要的时间决定的 。

p

0 63%( ) RC 0.5 RC 开关阈值VM定义为Vin = Vout的点(在此区域由于10% 90%(t) 2.2 RC 0.9 RC

VDS = VGS ，PMOS和NMOS总是饱和的)

r

r是什么：开关阈值取决于比值r，它是PMOS和0 90% 2.3 RC 1.0 RC

NMOS管相对驱动强度的比

使用集总电容模型，源电阻RDriver＝10 k ，总的集总电容CVrV

DDkpVDSATp lumped＝11 pF

M 1 r，r＝

ktnVDSATn

50% = 0.69 10 k 11pF = 76 ns t一般希望VM = VDD/2 (可以使高低噪 …… 此处隐藏：11163字，全部文档内容请下载后查看。喜欢就下载吧 ……