清华大学李福乐老师_集成电路设计_SAR ADC

清华大学李福乐老师,集成电路设计实践课程课件教程,SAR ADC的设计指南。

集成电路设计方法三、电路设计-SAR ADC

李福乐

清华大学微电子所

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提纲?引言

?DAC设计

–DAC类型

–CDAC分段结构

–CDAC电容失配与校准?比较器设计

–比较器类型

–比较器失调与噪声?SAR逻辑设计

–同步逻辑

–异步逻辑

?实验

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SAR ADC Principle ?以D/A来实现A/D, 逐次逼近

?需要N次D/A和比较实现1次N位A/D

转换

?精度主要由DAC决定

?无运放，低电压、低功耗

?深亚微米CMOS工艺下很有发展潜

艺下很有发展潜

力的结构

?超低功耗，高速转换是研究热点

–异步时序控制

可实现性能

8~16 bit

Time‐interleaved

xk~ x00M S/s

9‐b, 50MS/s, 65fJ/conv.

9‐b, 40MS/s, 54fJ/conv.

10‐ 10MS/s, 11fJ/conv.

0b,0MS/s,fJ/conv.

No Time‐interleaved!

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SAR的功耗优势

实际上在中低分辨

率上异步SAR结构

主要N i t 的速度已逼近Pipeline结构

Nyquist结构ADC的比较

Ref: Shuo‐Wei Michael Chen. JSSC 2006.12

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提纲?引言

?DAC设计

–DAC类型

–CDAC分段结构

–CDAC电容失配与校准?比较器设计

–比较器类型

–比较器失调与噪声?SAR逻辑设计

–同步逻辑

–异步逻辑

?实验

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DAC topologies

二进制电流型

电压型电压改

进型

电流型

R2R

阻容混合型

电荷型

匹配好；低功耗

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单转差方案1单转差方案

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¾电荷型DAC 特点：¾集成T/H 电路¾与输入相连的开关较多¾输入电容较大¾采用分段结构可减少电容数目¾电容大小是精度与面积功耗的权衡，可通过

mento ‐carlo 仿真确定¾对高精度转换，输入开关键点底板采样关Ron 线性须保证bootstrap ！

¾高位电容可采用单元温度码控制，以减小输入端毛刺，避免电荷泄漏；以及确保单调性¾高位电容可采用DEM 技术进一步提高精度¾版图关键点：t t ¾DAC output

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整体电路

Ref: 叶亚飞实践课汇

报PPT

一个8bit SAR ADC

整体结构与信号关系

顶板采样

10

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提纲?引言

?DAC设计

–DAC类型

–CDAC分段结构

–CDAC电容失配与校准?比较器设计

–比较器类型

–比较器失调与噪声?SAR逻辑设计

–同步逻辑

–异步逻辑

?实验

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典型的两段分段电容结构

X dV u a C 2)11u C kC 幅度VR的阶跃，其对

DAC输出Vo的改变量分

别为其中：Lt C X +保持正确权重，确保ADC线性=L L u k k C ??=2别为：确保ADC线性，

必须有：(a C C k +L Lt k C 2

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由以上公式可见，要令输入

kC

结论：

1ADC的增益误差只取决于总采样电容与接到参考的总电容之比，MSB段接地的Cd1或寄生不会改变增益误差；

2MSB段增加Cd1=kCu Cd1

Cd1kC

段不参与输入采样，降低ADC输入电容，且不会导致增益误差

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C 这里：①和②点的权重误差：dV dV =(Lt C C +根据前面的线性化设计结果有：在实际设计中，通常有：Lt C <<<<在实际设计中常有为电容上极板寄生电容值与电容本身值之比

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寄生电容设计考虑

?LSB段的寄生Cp2带来权重误差，导致非线性S C2带来权重误差导致非线性

–权重误差比例固定为β，因此降低LSB端位数L，可降低

非线性

–LSB段所用电容、Ca，采用上极板共接

?的上下极板间寄生Cp3直接影响权重，导致非线Ca直接影响权重导致非线性

–版图布线要特别注意最小化Cp3

?MSB段的寄生Cp1不会带来非线性问题和ADC增益误差，但作为DAC时，会带来约Cp1/CMt的增益误差但作为时会带来约p/的增

–MSB段所有电容，采用上极板共接，此为底板采样需要

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better?

Which is

?从噪声和匹配考虑，MSB段的电容不能太小从声和考虑

可取

–k>1

?从优化电容面积考虑，可采用多段结构–对于中低分辨率ADC，优化面积和输入电容

C优化面积和输入电容–对于失配，可采用校准技术