不同CPU中断技术的比较

微机原理的研究型课题

不同CPU中断技术的对比

中断是指CPU在正常执行程序的过程中，由于某个外部或内部事件的作用，强迫CPU停止当前正在执行的程序，转去为该事件服务（称为中断服务），待服务结束后，又能自动返回到被中断的程序中继续执行。

对不同的CPU，中断技术略有不同，以下就不同的三种CPU做了相关的研究对比。

x86的中断系统

【1】中断结构及类型

【2】中断源申请方式

80x86共256种中断，中断号00H--0FFH。

内部中断：由 CPU 运行程序错误或执行内部程序调用引起的一种中断。 80X86中断﹝

不可屏蔽硬件中断(NMI)： 中断请求不可被屏蔽。

外部中断﹝

可屏蔽硬件中断(INTR)：受允许中断标志为 IF 控制。

【3】中断优先级管理方式

多个中断请求同时发生，响应顺序按优先级排列。高级中断可以打断低级中断，反之则不行。

80x86优先级从高到低排序是：内部中断和异常（单步除外）、软件中断、外部不可屏蔽中断、外部可屏蔽中断、单步中断 。

【4】中断处理过程

中断处理过程通常由中断申请、中断响应、中断处理、中断返回四个过程完成。

（1）实模式下的中断处理流程如图所示：

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CPU工作在实地址模式下时，可以响应和处理外部中断NMI和INTR，内部中断12种异常。CPU在当前指令执行完毕后，按中断源的优先顺序去检测和查询是否有中断请求，当查询到有内部中断发生时，中断类型号n由CPU内部形成或由指令本身提供；当查询到有NMI请求时，自动转入中断类型2进行处理；当查询到有INTR请求时，响应的条件是IF=1，其中断类型号n由请求设备在中断响应周期自动给出；当查询到单步请求TF=1时，并且在IF=1时自动转入中断类型1进行处理。

（2）保护模式下的中断调用过程如图所示：

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当CPU响应外部中断请求或执行某条指令产生异常时，根据中断或异常的类型号n，从中断描述符表IDT中找到相应的中断门，由中断描述符中的段选择符指向全局描述符表GDT或局部描述符表LDT中的目标段描述符，此目标段描述符内的段基址指向中断服务程序代码段的基地址，由该基地址与中断描述符中的偏移量之和形成中断服务程序的入口。

【5】中断向量

中断矢量表是用来存放中断服务程序入口地址的存储空间。

实模式下存放于存储器的低端00000H--003FFH，共1K字节，每一个中断号占据4字节的空间，低2字节存放对应中断入口子程序的偏移地址，高2字节存放对应中断入口子程序的段基址。

保护模式下，除了2字节的段描述符，偏移量必用4字节表示，因此中断向量表中的表项由8字节组成，中断向量表也改称中断描述符表，可存放于存储器的任意位置，由中断描述符表寄存器IDTR标识其在物理存储器中的位置。 ARM的中断系统

ARM7TDMI是从最早实现了32位地址空间编程模式的ARM6核发展而来的，可稳定地在低于5V的电源电压下可靠地工作。增加了64位乘法指令、支持片上调试、Thumb指令集和EmbeddedICE片上断点和观察点。ARM7TDMI是ARM公司最早为业界普遍认可且得到了广泛应用的核，特别是在手机和PDA应用中。随着ARM技术的发展，它已是目前最低端的ARM核。

【1】中断源申请方式

ARM7TDMI可以识别两种类型的中断：正常中断请求IRQ和快速中断请求FIQ，它有30个中断源，其中26个中断源提供给中断控制器，4个外部中断请求是通过“或”的形式提供为1个中断源送至中断控制器，因此ISR（中断服务程序）要通过读取EXTINPND[3：0]寄存器来区别这4个中断源。

【2】中断优先级管理方式

中断优先级产生模块包含5个单元：1个主单元和4个辅单元，每个辅单元管理6个中断源，主单元管理4个辅单元和2个中断源。优先级顺序为： A：FIQ>IRQ

B：若处于不同主群，主群的优先级高的则高；

C：若处于相同主群，优先级高的则高；

D：sGA,sGB,sGC,sGD的优先级高于mGKA,mGKB

E：sGA,sGB,sGC,sGD的优先级是可编程的，mGKA,mGKB中mGKA>mGKB

【3】中断处理过程

当发生IRQ中断时

首先，模式进入到IRQ里面。

其次，PC跳到0x00000018处运行。因为这是IRQ的中断入口。

第三， 通过0x00000018：LDR PC, IRQ_ADDR。跳转到相应的中断服务程序。 第四，得到中断源有硬件实现和软件处理两种方式。

最后，得到中断源，就知道要跳到哪个中断服务程序去了

【4】中断向量

异常中断的向量地址

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地址 异常中断类型 入口时处理器的操作模式

0x00000000 复位 超级用户

0x00000004 未定义指令 未定义

0x00000008 软件中断 超级用户

0x0000000c 中止（预取指） 中止

0x00000010 中止（数据） 中止

0x00000014 保留 保留

0x00000018 IRQ IRQ

0x0000001c FIQ FIQ

MCS-51单片机中断系统

MCS-51的中断系统结构如下：

【1】中断源申请方式

8051有5个中断源：

1.外部中断 0（INT0）：由P3.2端口引入，由低电平或者下降沿触发；

2.外部中断 1（INT1）：由P3.3端口引入，由低电平或者下降沿触发；

3.定时器/计数器0中断：由定时器T0计数器计满值回零触发；

4.定时器/计数器1中断：由定时器T1计数器计满值回零触发；

5.串口中断：当串口接收或者发送一帧字符后触发。

在CPU已经开放中断允许的前提下，当INT0/INT1引脚有效中断信号时，TCON寄存器中的IE0/IE1标志位自动变1，CPU检测到IE0/IE1变1后，产生指令LCALL0003H（/0013H）执行中断服务程序，并将IE0/IE1标志位自动清0，以备下次申请。

【2】中断优先级管理方式

MCS-51系列单片机提供两个中断优先级，可实现二级中断嵌套。这两级优先级遵循下述规则：仅高优先级中断源可中断嵌套低优先级中断源。为实现这一规则，中断系统内部包含两个不可寻址的优先级状态触发器。当特定优先级的某

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中断源被响应时，相应的触发器即被置位，直到执行了RETI指令后，这个触发器才复位。在此期间，同级和低级中断将被防止。中断源的中断请求能否得到响应，受中断允许寄存器IE的控制。每个中断源的优先级可通过对中断优先级寄存器IP编程来设定：或最低，或最高。同一优先级中的各中断源同时请求中断时，由内部查询逻辑确定响应次序。查询次序依次为：外部中断0（X0）、定时器中断0（T0）、外部中断1（X1）、定时器中断1（T1）、串口中断（S）。如果当前指令是RETI或是对IE、IP操作的指令，将封装CPU对中断的响应，且必须再执行完一条指令之后才会响应中断。

【3】中断处理过程

MCS-51的CPU在每一个机器周期顺序检查每一个中断源，在每一机器周期的S6采样并按优先级顺序处理所有被激活了的中断请求，如果没有被下述条件所阻止，将在下一个机器周期的状态1(S1)响应激活了的最高中断请求。 中断响应过程：

CPU响应中断时，执行一个硬件子程序调用，使控制转移到相应的入口。

【4】中断向量

各中断源服务程序的入口地址为：