组合及时序逻辑电路的设计

组合及时序逻辑电路的设计

实

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学 号： 验 报 告 Verilog数字系统设计教程 组合及时序逻辑电路的设计 郭鹏波 计算机科学与技术 计-2 1204010204

计算机科学与技术学院

实验教学中心

2014年 5月 1

日

组合及时序逻辑电路的设计

实验项目名称： 组合及时序逻辑电路的设计

一、实验目的

⒈ 学习组合逻辑电路及时序逻辑电路的设计方法。

2. 掌握分频时序逻辑电路的设计方法。

3. 学会利用verilog语言设计组合逻辑电路。

二、实验内容

1. 利用Verilog语言设计实现对主频进行5分频的分频时序逻辑电路。主频输入

10MHZ，分频输出2MHZ。

2. 用For语句设计和仿真七人投票表决器。

三、实验用设备仪器及材料

PC机，LP-2900逻辑设计实验平台，QuartusII软件

四、实验原理

数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。

组合逻辑电路是指在任何时刻，输出状态只决定于同一时刻各输入状态的组合，与电路以前状态无关，而与其他时间的状态无关。

时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。

组合及时序逻辑电路的设计

五、程序清单

1.节拍器

module ex (clk, f0, f1, f2, f3, f4) ;

input clk ;

output f0,f1,f2,f3,f4 ;

reg q2,q1,q0,f0,f1,f2,f3,f4 ;

always @(posedge clk)

begin

case ({q2,q1,q0})

0 : begin {q2,q1,q0}<=1 ; f0<=1; f1<=0; f2<=0; f3<=0; f4<=0; end

1 : begin {q2,q1,q0}<=2 ; f0<=0; f1<=1; f2<=0; f3<=0; f4<=0; end

2 : begin {q2,q1,q0}<=3 ; f0<=0; f1<=0; f2<=1; f3<=0; f4<=0; end

3 : begin {q2,q1,q0}<=4 ; f0<=0; f1<=0; f2<=0; f3<=1; f4<=0; end

4 : begin {q2,q1,q0}<=0 ; f0<=0; f1<=0; f2<=0; f3<=0; f4<=1; end

default: begin {q2,q1,q0}<=0 ; f0<=0 ;f1<=0 ;f2<=0;f3<=0;f4<=0; end

endcase

end

endmodule

2.七人表决器

module voter_7(pass, vote);

output pass;

input [6:0] vote;

reg [2:0] sum;

integer i;

reg pass;

always @(vote)

begin

sum=0;

for(i=0;i<=6;i=i+1)

if(vote[i])sum=sum+1;

if(sum[2])pass=1;

else pass=0;

end

endmodule

组合及时序逻辑电路的设计

六、实验效果截图

1.节拍器

2.七人表决器