Verilog HDL 语言初步

Verilog HDL语言初步

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第一部分 Verilog HDL语言§1 综述一. 什么是硬件描述语言？

硬件描述语言是一种用文本形式来描述和设计电路的语言。是硬件设计人员和电子设计 自动化(EDA)工具之间的界面。

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功能： 1)编写设计文件；

2)建立电子系统行为级的仿真模型；3)自动综合以生成符合要求且在电路结构上 可以实现的数字逻辑网表(Netlist); 4)写入到CPLD和FPGA器件中。

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二.为什么要用HDL? 1、电路设计的规模越来越大，复杂度越来越高。 2、电子领域的竞争越来越激烈。 3、调试电路速度快。不必修改电路原理图原型， 只需要对HDL进行修改。 4、易于理解，易于维护。

5、有许多易于掌握的仿真、综合和布局布线工具。2013-8-9 P.4

三、Verilog HDL与C语言的比较Verilog HDL是在C语言基础上发展起来的，

保留了C语言的结构特点。

C语言由函数组成, Verilog HDL由模块(module)组成 C语言通过函数名及其参数变量实现调用， VerilogHDL通过模块名及其端口变量实现调用

C语言有主函数main( ), Verilog HDL的各模块均等价，但必有一个顶层模块，包含芯片系统与外界的所 有I/O信号

C语言顺序执行， Verilog HDL的各模块均并发执行2013-8-9 P.5

Bottom Up和 Top down的设计方法1. Bottom Up的设计方法4.完成整个系统测试 与性能分析 3.由各个功能模块连 成一个完整系统 2.由逻辑单元组成各 个独立的功能模块& 12013-8-9 P.6

REGISTERALU

PC RAM

1.由基本门构成各 个组合与时序逻辑

传统的电路系统设计方法的步骤:1.采用自下而上的设计方法-从状态图的简化，写出最 简逻辑表达式; 2. 采用通用逻辑元器件-通常采用74系列和CMOS4000系 列的产品进行设计；

3.在系统硬件设计的后期进行调试和仿真 ；只有在部分或全部硬件电路连接完毕，才可以进行 电路调试，一旦考虑不周到，系统设计存在较大缺陷， 则要重新设计，使设计周期延长。 4.设计结果是一张电路图 ； 当设计调试完毕后，形成电原理图，该图包括元器件 型号和信号之间的互连关系等等2013-8-9 P.7

优点： 1.设计人员对于用这种方法进行设计比较熟悉；

2.实现各个子块电路所需的时间短。缺点：

1.一般来讲，对系统的整体功能把握不足；2.实现整个系统的功能所需的时间长，因为必须先

将各个小模块完成，使用这种方法对设计人员之间相互进行协作有比较高的要求。2013-8-9 P.8

2. Top down 的设计方法1. 系统层：顶层模块， 行为级描述，功能模 拟和性能评估 2.各个功能模块划分， 设计和验证 3.各个功能模块系统 级联合验证 4.工艺库映射& 12013-8-9 P.9

CPU

REGISTE

R ALU

PC RAM

Top down 的设计方法的特点：

从系统层开始设计和优化，保证了设计结果的正确性

适合复杂的、大规模电路的设计 缩短设计周期 依赖于先进的EDA设计工具和环境，费用昂贵 需要精确的工艺库支持2013-8-9 P.10

四.设计过程Verilog仿真器行为仿真 功能仿真

文本编辑器 图形编辑器 生成Verilog HDL源程序

逻辑综合优化

时序仿真 FPGA/CPLD 布线/适配器

硬件测试

FPGA/CPLD 编程、下载2013-8-9 P.11

§2 Verilog内容简介

HDL设计初步

Verilog HDL与C语言的比较 Verilog模块的基本结构 逻辑功能的定义

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一. Verilog HDL与C语言的比较C语言 function if-then-else for while case break define printf int Verilog语言 module, function if-then-else for while case break define printf int

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Verilog HDL与C语言运算符的比较C语言 + * / % ! && || > < Verilog + * / % ! && || > < 功能 加 减 乘 除 取模 逻辑非 逻辑与 逻辑或 大于 小于 C语言 >= <= == != ~ & | ^ << >> Verilog 功能 大于等于 >= 小于等于 <= == 等于 != 不等于 ~ 取反 & 按位与 | 按位或 按位异或 ^ << 左移 2013-8-9 P.14 >> 右移

二. Verilog模块的基本结构由关键词module和endmodule定义module 模块名 (端口列表)

模块声明

端口定义数据类型说明 逻辑功能定义

结束行

endmodule2013-8-9 P.15

1.模块声明 module——关键词 模块名—— 模块唯一的标识符 端口列表——是由输入、输出和双向端口的端

口表达式按一定的次序组成的一个列表，它用来指明模块所具有

的端口，这些端口用来与其它模块进行连接。2013-8-9 P.16