FPGA开发板硬件设计方案070516(4)

FPGA开发板硬件设计方案24 25 26

D2 D1 D0 DQS#0 GND VREF D6 VDD D4 DQM0 D5 GND

四、 PCB Layout说明

1、 PCB选材

考虑到高速PCB的电磁兼容和信号完整性问题，采用FR-4材质PCB，介电常数在4.1~4.5之间。

2、 层和传输线Layout 1) 基板

考虑到高速PCB的电磁兼容和信号完整性以及RF模拟信号问题，基板采用八层

板Layout，各层描述如下：Signal/GND/Signal/Power/GND/Signal/GND/Signal；传输线为50欧姆特征阻抗，设计说明请参考下图： signal 5mil gnd 12mil signal 12mil power 不固定，可根据板厚而定，可定为10mil gnd 12mil signal gnd signal 铜箔层(signal/gnd/power)，厚度均为1.4mil=35um. 介质层，介电常数4.1，介电层各层厚度如上图标注. 顶层和底层高速传输线和RF线宽8mil，中间层高速传输线宽9mil，计算过程不赘述. 为确保开发板抗损坏，将整体板厚设计为2mm=79mil，这样power和gnd之间的介电层厚度为：79-12*4-5*2-1.4*8=10mil. 电源和地线走线原则上要比传输线更宽，这里不作线宽规定，视布线实际情况而定，其他低速信号线和连接线也没有明确要求。 12mil 5mil 2) FPGA核心板

核心板FPGA引脚较多，信号线连接复杂，采用14层板Layout，各层描述如下：Signal/GND/Signal/Signal/GND/Signal/Power/GND/Signal/GND/Signal/Signal/GND/Signal设计说明请参考下图：

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signal gnd signal signal gnd signal power 3mil 4mil 8mil 4mil 4mil 8mil 8mil gnd 8mil signal 4mil gnd 4mil signal 8mil signal gnd signal 铜箔层(signal/gnd/power)，signal厚度均为0.6mil，gnd/power厚度均为1.2mil 介质层，介电常数4.1，介电层各层厚度如上图标注. 顶层和底层高速传输线线宽6mil，4、5、11、12层高速传输线宽14mil，6、9层高速传输线宽10mil，计算过程不赘述. 整体板厚设计为82mil 电源和地线走线原则上要比传输线更宽，这里不作线宽规定，视布线实际情况而定，其他低速信号线和连接线也没有明确要求。 4mil 3mil 3、 高速传输线延时问题

对于核心板，由于器件紧紧围绕着FPGA布局，延时问题并不严重，而对于基板，部分信号连接线较长，需要考虑延时问题：一般的将顶层和底层高速信号的延时在180ps/inch，中间层高速信号的延时在140ps/inch，计算过程不在此赘述，我们知道100MHz的高速信号周期有10ns，所以建议信号延时控制比信号周期低上一个数量级，即低于1ns，这样顶层和底层高速信号的走线长度最好控制在14cm以内，中间层高速信号的走线长度最好控制在18cm以内，对于200MHz的高速信号，走线长度要控制在7~9cm。

4、 时钟设计

由于整个开发板上时钟信号较多，且部分为高速信号，所以需要对时钟设计进行一些设置：

? 时钟晶振全部采用SMD器件，位置离芯片尽可能近

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? 时钟线布在顶层且不要走直角，尽量不穿层、不用过孔 ? 用地线包围时钟以减少噪声

? 一个时钟对应多个器件时（如A/D时钟），stub距离要尽可能的短些，如果成本压

力不大的话，我希望一个时钟晶振对应一个器件，最多不超过两个

5、 电源设计

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电源输入处放置低频滤波100uf电解电容和防静电（ESD）二极管 输入电压进入每一个LDO前可先串接Bead，加10uf bypass电解电容 LDO设计可按照式样书进行 电源区域用地线包围

各供电电源都要有去耦电容，并尽量靠近器件引脚 电源线要宽

用于状态指示的LED不要忽视 大面积的电源层和地层敷铜

6、 克服串扰设计

? 时钟采用低压差分信号，用地线包围时钟，时钟线尽量不要与关键信号线平行，垂

直最好

? 严格控制信号线间的距离，减少平行信号线的长度，有条件的地方可插入地线 ? 信号的环路面积尽可能小 ? 多层PCB设计

7、 其他

? 尽可能选择表面贴装器件，特别是各型connector，减少通孔插入器件 ? 数字地和模拟地是否分开，这一直是个争论，可以视实际设计情况而定 ? 差分信号线尽量等长且最好在同一层中布线，不同差分信号组之间的间隔距离要比

一对差分线X+X-之间相隔距离要大，避免严重的串音 ? 电源和地的过孔要大些，减少电感量 ? 焊盘和过孔相连时，过孔离焊盘尽可能近

? 信号线不能经过过多的过孔，孔径要最小12mil

? 每个芯片或器件的测试点要留好位置，测试点不宜过多，尽量不留线脚 ? 开发板的机械孔，焊接的Marker点等辅助性设计不能忽视 ? JTAG接口离FPGA近些，连接线长影响数据传输速率

? JTAG吸电流，最好用大面积电源层供电，或者用较宽（10mil以上）电源线 ? 所有未用的FPGA I/O 端子都置为0电平，提升EMC性能

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