Verilog HDL语言设计实验指导书(2004)(10)

end

#90 ADD_100 = 0; #100 ADD_100 = 1;

always

begin end

#50;

SEND = ~SEND; ESC = ~ESC;

initial

begin end

#1500 ; SEND = 0; ESC = 0; DSC = 1; TAKE = 1; ADD_100 = 1; ADD_101 = 1; D_out = 0; #1150 ADD_101 = 0; #100 ADD_101 =1; #100 $stop;

always

begin end

#50 ; DSC = ~DSC; TAKE = ~TAKE;

always @(negedge clk2) D_out = ~D_out;

sys sys(.D_in(D_in),.T0(T0),.T1(T1),.data(data),.D_out(D_out),

.ADD_101(ADD_101), .SEND(SEND),.ESC(ESC),.DSC(DSC), .TAKE(TAKE),.ADD_100(ADD_100));

endmodule 仿真波形：

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三、 实验设备及实验注意事项

1．Modelsim6.0和Sypnify Pro7.3及以上版本EDA软件

Modelsim是美国Mentor Graphics公司的子公司Model Technology的产品，属于编译型的Verilog/VHDL混合型仿真器。Mentor Graphics公司是世界最著名的从事电子设计自动化(EDA)系统设计、制造、销售和服务的厂家之一。Modelsim可以在同一个设计中单独或混合使用Verilog和VHDL，允许Verilog模块调用VHDL的实体，或VHDL调用Verilog。由于Modelsim是编译型仿真器，使用编译后的HDL库进行仿真，因此在进行仿真前，必须编译所有的待仿真的HDL文件成为HDL仿真库，在编译时使源文件获得优化，提高了仿真速度。Modelsim 可以完成三个层次的Verilog仿真，分别为RTL级仿真、综合后门级仿真、适配后门级仿真。因为其功能的强大和完善，Modelsim已成为基于PC机Windows平台的最流行的HDL仿真和验证工具。

Synplify Pro/Synplify是由位于美国加州的Synplicity公司推出的专门用于FPGA/CPLD的逻辑综合工具，它支持Verilog HDL和VHDL高层次设计描述，在综合优化方面性能优异，应用广泛。Synplify Pro/Synplify支持Verilog 1364-1995标准，能以很高的效率将Verilog设计文件转换为针对选定器件的标准网表，并提供相应设计环境的配置文件，在综合后还可以生成Verilog仿真网表，以便对原设计进行功能仿真。

需要指出的是，最专业和强大的EDA软件都是基于服务器的UNIX软件，限于已有条件，本课程只能选择PC机Windows平台下最流行的Modelsim 和Synplify Pro这两种分别用于仿真和综合的EDA软件。

2．计算机系统（PC机） 系统配置的基本需求:

CPU: Intel奔腾系列，或AMD Athlon/XP； 操作系统：Windowns NT/2000/XP； 内存：256M或以上；

显卡：支持256色的8位显卡或以上； 硬盘：20G以上。

四、实验报告要求

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1、简要描述Verilog HDL中基于模块多层次引用的结构化电路设计要点；

2、实验报告应包括Modelsim环境下仿真得到的波形和Synplify Pro环境下综合得到RTL级电路图。

五、预习要求及思考题

1、分析Verilog HDL中基于模块多层次引用的结构化电路设计要点；

2、设计一个序列发生器。要求根据输入的8位并行数据输出串行数据,如果输入数据在0—127之间则输出一位0，如果输入数据在128—255之间则输出一位1，同步时钟触发；并且和范例8的序列检测器搭接，形成一个封闭系统。编写测试模块，并给出仿真波形。

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