20051100CDMA设计开发部电路设计规范 - 图文(9)

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范允许+/-号放在中间。

无特殊情况推荐将+/-符号放在信号名最后。 返回

1.1.11 时钟信号的命名

为了方便信号完整性分析和布线约束制定，并保证不引起歧义，时钟信号必须以规定的CLK后缀结束。其他信号，例如时钟使能信号等，一律禁止以该信号命名后缀结束。时钟信号命名还应体现出时钟频率。根据绘图者的习惯，可以体现出时钟的流向、用途、来源等信息。

例如：FPGA1_8K_CLK，FPGA2_33M_CLK，OIB0_52CHIP_TCLK都是符合规范的命名。 串联端接时钟网络的命名参见串联端接网络的绘制和命名

注：CHIP为CDMA中常用的时钟速率，1xCHIP为1.2288MHz。 返回 1.1.12 串联端接网络的绘制和命名

对于源端端接网络，正确的画法应该是将串阻直接画在驱动器件的输出端，串阻和驱动器件之间的网络可以不进行命名，串阻之后的网络进行命名。如下图所示为一个正确的范例。 如果将串阻放在接收端，或者在串阻之前的信号进行命名，串阻之后的信号不进行命名，都会使得布线的分析和检查困难，甚至会造成串阻被放置在接收端而未被查出的结果，导致信号完整性较差。如下图是不正确的范例。

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1.1.13 电源及有特殊要求的网络命名

对于电源网络和有特殊要求的网络（例如阻抗控制，电流较大，布线层、过孔数有限制等），必须加以命名，这样在PCB进行布线布局时，就可以对相应网络进行特定的约束和检查，确保布线满足设计要求。

对于单板接口电源信号，应该和系统设计保持一致，不强制规范添加VCC前缀。但是《PCB设计说明》中必须明确申明，确保布线符合设计实际需要。

对于一些器件（例如时钟驱动器、锁相环等），其电源单独通过磁珠等进行滤波，往往忘记添加网络标号直接相连，或者添加普通的网络标号。这样的结果很可能导致该网络未按照电源进行布线，走线较细或者走较长线，带来性能上的降低。

返回 1.1.14 原理图库多部分构成的器件打包问题

一些器件因为管脚很多，在原理图库中被分成了几个部分，例如部分背板连接器、FPGA、CPU等。这些器件在绘图过程中很可能被放置在不同的页上。

在打包过程中，很可能出现一个器件的不同部分被分以不同的位号，成为多个器件；以及多个器件位号相互交错的问题。

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一般避免此问题有如下方法：

? 对同一个器件的不同部分，设置属性“Group”，定义为同一个组名（例如“FPGA1”）； ? 设置位号硬属性“Location”后打包。（反标产生的为“$Location”软属性。） 以上两种方法不能同时使用，否则会出现错误信息（参见Package XL手册）。

一般情况下，为了避免打包时或者修改属性时出现其他问题，兼顾模块设计的需要，我们不推荐使用“Location”指定硬属性的方法解决此问题，建议定义“Group”属性。

返回 1.1.15 Alias符号的使用

我们有时使用Alias来连接网络，以实现同一个物理网络，需要不同名称的场合。例如对于一个网络信号名定义为PLUG-S，实际和GNDD相连，就可以使用Alias进行连接，不会发生错误。

使用Alias连接的网络，必须使用网络标号的方式进行连接，不能使用连线(wire)进行连接，否则会导致连接失败。

正确的画法为：

错误的画法为：

两种连接方式看起来完全一样，但是实际上第二种方式在打包时不能形成正确的连接。

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1.1.16 禁止使用SIZE属性放置多个器件

在参考文献《Q/ZX 04.104.2-2002 电路原理图设计规范——基于CADENCE平台的设计要求》中，说明了一种采用定义SIZE属性放置多个相同连接关系器件的方法，例如去耦电容、MARK点等。

采用此种方法虽然方便了原理图绘制，但是导致位号难以控制的问题。当布局布线要求需要调整数量时，很可能出现调整掉已经布局好位号等问题，所以本部门规定，禁止使用SIZE放置多个相同连接关系的器件。

返回 1.1.17 Offpage/offpg符号的调用

Offpage符号在原理图库中一共有六种，如下图所示：

这六种符号分别表示出了输入、输出和双向信号从左右两个方向进入页面。垂直的出页符由水平的本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第 23 / 74 页

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出页符翻转实现。

需要注意的是出页符在使用中不能通过镜像、翻转的方式作为相反方向的出页符使用，例如将左侧入页符1翻转、镜像后作为右侧入页符4使用，否则会出现文字位置、方向错误的现象，违反关于文字方向的规范。

返回 1.1.18 器件管脚上的引线，应引出后再分叉，不得直接在器件管脚上分叉

在绘图时，如果遇到T型的网络，必须将远见引脚引出后连接，不得直接在器件管脚连出分叉，如下图所示。

采用上图中左侧的方式，在原理图打印后，无法确认网络连接。故不推荐使用。 返回

1.1.19 关于单节点网络和浮空管脚的检查

可以通过Cadence附带的原理图规则检查工具Rules Checker（也称Checkplus HDL）对原理图进行规则检查。我们最常用的是单节点（Single_node_net）和浮空管脚（Unconnected_instance）检查。

启动Rules Checker的方法是选择Allegro Project Manager的菜单Tools – Rules Checker。在Logic Rules一项中选择net_name_checks.rle中的single_node_net和Property_checks.rle中的unconnected_instance选项（根据需要可以继续选择nets_shorted等选项），运行Rules Checker。

运行完成的结果可以通过读取文本文件的方式检查，也可以通过View Marker直接在原理图上定位确认。

在设计中出现单节点和浮空管脚是很正常的事情，例如单板静电泄放模块中有很多单节点。本条目要求的是对所有的单节点和未连接管脚进行确认，确保没有漏接网络或者遗留未处理的CMOS输入管脚、器件控制管脚。

返回 1.1.20 采用Cadence提供的工具对原理图和PCB的网表一致性进行检查

Cadence提供的工具可以对原理图和PCB中的网表一致性进行检查，不需要人工进行。

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调用该工具只需要在Project Manager窗口中点击Design Sync图标，选择Design Difference条目即可。 1.1.21 保留

2. 电路设计 2.1 通用要求

2.1.1. 器件接口电平匹配

器件接口之间的电平应该匹配，尤其要注意不同电压/电平类型逻辑进行接口的场合。

例如我们常用的LVTTL信号输入低电平阈值和高电平阈值分别为0.8V和2.0V。虽然器件实际反转电平处于0.8~2.0V中间的某一个电压，但是设计必须保障输入电平不会处于两个阈值之间。

对于差分线，要考虑逻辑的共模电压和差分电压范围是否都能够满足要求。

在不同标准、不同电压 …… 此处隐藏：2157字，全部文档内容请下载后查看。喜欢就下载吧 ……