20051100CDMA设计开发部电路设计规范 - 图文(20)

内部公开▲

电流，符合很多工程师上拉电阻选取比较大，下拉电阻选取比较小的习惯。 ? 对于很多器件，从TTL时代继承的习惯，采用了内部上拉设置。例如Altera Cyclone型FPGA，

未配置时为IO高阻态，内部上拉；Xilinx Spartan III型FPGA，可以通过一个管脚设置未配置时IO为高阻态或者高阻态内部上拉。在这些器件和EPLD相连时，EPLD统一采用上拉设置能够保证当未配置时网络为确定电平。 Lattice ISP Mach4000器件的IO特性如下：

对于需要外部上拉的场合，上拉电阻采用10K，需要外部下拉的场合，下拉采用1K设计。可以保证高电平接近VCC，低电平约为0.2V。对于负载情况更加复杂的情况，可以参考上下拉电阻的选择部分。

返回 2.5.5. FPGA的Done指示管脚（包括Conf_Done和Init_Done）需要被监控

通过监控FPGA的Done管脚，可以知道FPGA下载是否正常完成。Conf_Done跳高表示逻辑已经配置完成，而Init_Done跳高表示逻辑内部配置完成，进入用户模式，可以开始工作。应该监控这两个信号，如果配置完成之后这两个信号没有跳变到高电平，说明配置失败，需要重新进行配置。

在一些FPGA中，Init_Done信号可能还可以用作IO信号，该管脚不推荐作为用户IO处理。详细的设置请参见器件手册以及开发软件使用手册。（对信号说明的一个例子可以参考Cyclone FPGA手册Section VI Configuration。）

返回 2.5.6. 不要用特殊管脚当做普通的IO使用 在EPLD和FPGA中，有些管脚，是作为特殊管脚使用的，但是，也可以作为普通I/O。在一般情况下，可以当IO用的特殊管脚尽量不要用作IO。这些管脚需要按照器件手册仔细对待。下面给出一些例子。

ALTERA的EPLD, MAX7000为例. 其JTAG管脚,如果不做JTAG接口,可以作为普通I/0,但是建议都要保留，作为下载。

XILINX的FPGA,以SPARTAN-II为例.

? GCLK0～3 ，这些管脚是连接到全局时钟缓冲器上，如果不用时钟，可以作为普通的输

入。一般都有全局时钟。

? INIT_N， 在配置结束后，可以作为普通I/O。建议保留。

? DIN，D1~D7，在配置结束后，可以作为普通I/O。建议保留。

? WRITE_N，CS_N，如果“从并”不需要保留时，在配置结束后，可以作为普通I.／O。建

议保留。

? Vref ,如果不需要外部阈值电压时，可以作为用户的I/O。这个对于一般用于LVTTL电平

的系统，不需要外部阈值电压。可以作为普通I/O。

? IRDY，TRDY，如果XILINX的PCI 核不用，可以作为用户I/O。 返回

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