《微机原理与接口技术》课程课堂布置的习题参考答案(2012.12)(2)

2-49 已知内存中的数据如表2.26所示，对于IA-32处理器，已知内部相应寄存器的值为：ESI=00001230H，DS=SS=ES=FS=GS=1003H。GDT表和LDT表的首地址均为0，CR4＝0。内存数据如下所示。

（1）当CR0=60000010H时指令MOV EAX，[ESI]对应源操作数的物理地址及指令

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执行后EAX中的值。

（2）当CR0=60000011H时 求指令MOV EAX，[ESI]对应源操作数的物理地址及指令执行后EAX中的值。该段的最多能容纳多少字节数据？根据访问权字节说明该段是什么样的段，是否存在存储器中?

解：＝表示没有页的扩展，默认页大小（1）由CR0＝60000010H可知，PE＝0,处于实地址方式，因此物理地址＝段地址×16＋偏移地址＝10030H＋00001230H＝00011260H，由表可知执行完MOV EAX,[ESI]之后，EAX的值＝75392A00H；

（2）由CR0＝60000011H知PE＝1且PG＝0为仅分段的保护方式，由DS＝1003H＝0001000000000011B，可知，TI＝0选择的是GDT表，RPL＝11表示一般用户访问，索引×8＝1000H

段描述符存放的首地址＝GDT表首址＋索引×8＝00001000H，所以通过上表可知， 段描述符＝0040F30100001FFFH，段基址＝00010000H，段界＝01FFFH，G＝0,段内偏移量＝ESI＝00001230H,因此物理地址＝段基址＋偏移地址＝00010000H＋00001230H＝00011230H，由表可得执行MOV EAX，[ESI]后，EAX的值就是从00011230H开始的4个字节，即EAX＝32303039H；

由于G＝0时段大小＝段界＋1＝01FFFH＋1＝2000H＝8192字节，即可容纳8192字节的数据

访问权字节＝F3H＝11110011B，A＝1该已经被访问过，同P＝1在物理存储器中，是向上增长的可写的数据段。

5-2简述半导体存储器的分类及主要性能指标。

SRAM－静态随机存取存储器，主要用于Cache

DRAM－动态随机存取存储器，主要用于内存模块 MROM－掩膜型只读存储器 PROM－一次可编程只读存储器

EPROM－紫外线可擦除可编程只读存储器，早期ROM BIOS EPROM-电可擦除可编程只读存储器 Flash－闪速存储器，现代ROM BIOS

2

半导体存储器答：（1）分类字节/S））

5-3 说明SRAM、DRAM、MROM、PROM、EPROM及FRAM的特点及简单工作原理。

(2)主要性能指标：存储容量、存取速度和带宽（带宽=存储器总线频率×数据宽度/8 （单位：

答：SRAM靠双稳态触发器的两个稳定状态存储信息的；DRAM靠极间电容的充放电来存储信息的；MROM靠光刻技术确定是否保留MOS管决定信息的，跨接MOS管，信息为0,没有跨接MOS管，信息为1；PROM是靠熔丝的通断决定信息的，没有熔断，则信息为1,熔断信息为1；EPROM是靠雪崩注入式场效应管（FAMOS管）的浮置栅是否积累足够的电荷来存储信息的，有足够的电荷积累，则记录信息0,没有足够的电荷积累信息记录；FRAM是靠铁电电容来存储信息的。

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5-4 已知一个SRAM芯片的容量为4M×8，该芯片有一个片选信号引脚和一个读/写控制引脚，问该芯片至少有多少个引脚？

解：SRAM的引脚的确定从地址线、数据线、控制线及电源线四方面考虑，地址线m决定字数，2m=4M,因此m=22,容量4M×8，所以n=8，片选一条，读写控制一个，电源和地各一条，芯片共有引脚＝22＋8＋1＋1+2＝34条。

5-6 50ns的512M×8的DRAM芯片，其外部数据线和地址线为多少条？1秒钟至少可存取多少次？如果总线速度为50MHz的微机系统，在访问存储器时要不要插入等待周期？

解：（1）寻址的地址线＝log2(单元数)=log2(512M)=log2(229)=29条，由于DRAM的外部地址线是内部的一半，因此DRAM的外部地址线为15条,数据线8条，1s/50ns=109/50=20000000次，即每秒可存取2千万次，总线速度为50MHz,即总线周期为1/50MHz=0.02us=20ns，因此比 50ns快，因此需要插入等待周期，要插入2个等待周期20ns+20ns*2=60ns，才能正常访问50ns的存储器。

5-9 试计算外频（内存模块的核心频率）为100MHz时DDR、DDR2、DDR3的带宽。 解：由于DDR、DDR2和DDR3数据宽度为64位，100MHz下的速度如下： (1) DDR：100MHz×2×64/8＝1600MB/s (2) DDR2:100MHz×4×64/8=3200MB/s (3) DDR3:100MHz×4×2×64/8＝6400MB/s 5-10已知RAM的容量为

(1) 16K×8 (2) 64K×8 (3) 128K×8 (4) 256K×8

如果RAM的起始地址为3450H，则各RAM对应的末地址为多少？

解：（1）16K×8,单元数16K＝24×210=3FFFH+1,所以末地址＝首地址＋大小－1＝3450H＋3FFFH＝744FH

（2）64K＝216=FFFFH+1，末地址＝3450H＋FFFFH＝1344FH （3）128K＝217＝1FFFFH＋1,末地址＝3450H＋1FFFFH＝2344FH （4）256K＝218＝3FFFFH＋1,末地址＝3450H＋3FFFFH＝4344FH

5-11如果一个应用系统中ROM为8KB，最后一个单元地址为57FFH，RAM紧接着ROM后面编址，RAM为16KB，求该系统中存储器的第一个地址和最后一个单元地址。

解：ROM最后一个单元为57FFH，8K＝213＝1FFFH＋1,因此首地址＝末地址－（大小－1）＝57FFH－1FFFH＝3800H，由于RAM紧跟ROM后面编址，因此RAM的首地址＝57FFH＋1＝5800H，RAM大小16K＝214＝3FFFH＋1,所以RAM的最后地址就是系统存储器的末地址（最后一个单元的地址）＝5800H＋3FFFH＝97FFH

5-14用4K×8的SRAM芯片构成16K×16的存储器,要求起始地址为08000H,画出联接图，选用8086。

解：需要的芯片数：16K×16/(4K×8)＝4×2＝8片。起始地址＝08000H,容量16K×16＝32K×8＝32KB（微机是按字节编址的），因此32K＝215＝7FFFH＋1,末地址＝08000H＋7FFFH＝0FFFFH，需要增加的地址线3条，08000H~0FFFFH可变的地址为A14～A0，其中A14、A13为增加的地址线，分别接2－4译码器输入端B和A，A11～A0是芯片本身的地址线接系统地址总线的A12～A1，不变的地址A19～A16均为0,A15＝1,A0与逻辑或后接存储器的偶地址（低字节）存储模块的读信号，A0与WR或后接存储器的偶地址（低字节）存储模块的写信号，BHE与RD逻辑或后接存储器的奇地址（高字节）存储模块的读信号，BHE与WR或后接存储器的奇地址（高字节）存储模块的写信号，即当读或写偶地址存储体时，A0＝0，能对如1＃，3＃，5＃，7＃进行读写操作，当读或写奇地址存储体时，BHE＝0,能对2＃，4＃，6＃，8＃进行读操作，以保证对奇偶存储体的访问，当A0＝0并且BHE＝0时，可对一个字（16位）进行访问，连接示意如图所示。

帮助同学理解,只供参考,正误自判,出现问题,后果自负

Y0:A2A1A0=000，因此Y0的地址＝1001010000B＝250H Y1:A2A1A0=001，因此Y1的地址＝1001010001B＝251H Y2:A2A1A0=010，因此Y2的地址＝1001010010B＝252H Y3:A2A1A0=011，因此Y3的地址＝1001010011B＝253H Y4:A2A1A0=100，因此Y4的地址＝1001010100B＝254H Y5:A2A1A0=101，因此Y5的地址＝1001010101B＝255H Y6:A2A1A0=110，因此Y6的地址＝1001010110B＝256H Y7:A2A1A0=111，因此Y7的地址＝1001010111B＝257H

5-17某系统的存储器配备两种芯片即32K×8的EPROM和32K×8的SRAM，采用74LS138译码器输出作片选信号。如图5.44所示。

(1) 确定每一片存储器芯片的地址范围 (2) 编程将4#的32KB数据传送到7#存储区域

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