数字集成电路课程设计74hc138(2)

3.2.3 内部逻辑门MOS尺寸的计算

W W

＝4

L N，与非门 L N，内部反相器 W W

＝

LL P，与非门 P，内部反相器

代入内部反相器的宽长比，可以算出逻辑MOS尺寸：

W W

＝4

L N，与非门 L N，内部反相器 W W

＝

L P，与非门 L P，内部反相器

4

2

为了方便绘图，把与非门的pmos宽长比设定为

4

图3-5 内部逻辑门电路

3.2.4输入级设计

由于本电路是与TTL兼容，TTL的输入电平ViH可能为2.4V，如果按正常内部反相器进行设计，则N1、P1构成的CMOS将有较大直流功耗。故采用图3-6示的电路，通过正反馈的P2作为上提拉管，使ViH较快上升，减小功耗，加快翻转速度。

图3-6 输入级电路

（1）提拉管P2的（W/L）P2计算

为了节省面积，同时又能使ViH较快上升，取（W/L）P2＝1。理论上，这里取L=2λ,W=2λ。而且为了方便画图，宽长比设定为6。

（2）CMOS 反相器P1管（W/L）P1的计算 此P1管应取内部基本反相器的尺寸这里取

W

10 L P

（3）CMOS 反相器N1管（W/L）N1的计算

由于要与TTL电路兼容，而TTL的输出电平在0.4～2.4V之间转换，因此要选取反相器的状态转变电平：

VI*

ViL,max ViH,min

2

1.4V

n/ p

又知：VI*＝

Vdd Vtp Vtn

1

n/ p

,代入数据，有

1.4＝

5 1 1

n/ p n/ p

W 7 L n3 W L p

→

n p

6.5→

n p

42.25

n p

n

W

L n W

L p

p

3 W 3 W

→ 42.25 84.5 36.21 37

7 L P7 L N1

3.2.5 缓冲级设计

⑴输入缓冲级

由74HC138的逻辑图可知，在输入级中有三个信号：Cs、A1、A0。其中Cs经一级输入反相器后，形成CS, 用CS去驱动8个四输入与非门，故需要缓冲级，使其驱动能力增加。同时为了用CS驱动，必须加入缓冲门。由于A2、A1、A0以及A2、A1、A0各驱动内部与非门2个，所以可以不用缓冲级。 Cs缓冲级的设计过程如下：

Cs的缓冲级与输入级和内部门的关系如图3-7所示。

图3-7 Cs的缓冲级

图中M1为输入级，M2为内部门，M3为缓冲级驱动门。M1的P管和N管的尺寸即为上述所述的输入级CMOS反相器P1管和 N1管尺寸，M2的P管和N管的尺寸即为内部基本反相器P1管和 N1管尺寸，M3的P管和N管的尺寸由级间比值（相邻级中MOS管宽度增加的倍数）来确定。如果要求尺寸或功耗最佳，级间比值为2～

10。具体可取N。N为扇出系数，它的定义是：

前级等效反相器栅的面积

在本例中，前级等效反相器栅的面积为M2的P管和N管的栅面积总和，下级栅的面积为4个三输入与非门中与Cs相连的所有P管和N管的栅面积总和。

因此，N＝

N＝

下级栅的面积

8(2 4) 0.6(2 1) 0.6

28.81.8

16

则N 4

W ＝4 1 4 L N3

则有： W

4 2 8 L P3

所以三输入与非门的尺寸为：

W ＝3 4 12 L N W 8 L P

⑵缓冲输出级

由于输出级部分要驱动TTL电路，其尺寸较大，因而必须在与非门输出与输出级之间加入一级缓冲门M1，如图3-8所示。将与非门M0等效为一个反相器，类似上述Cs的缓冲级设计，计算出M1的P管和N管的尺寸。 计算类似于输入级：

N＝

(109 255) 0.6(2 1) 0.6

122

W ＝ L N W ＝ L P

W N

L N，逻辑 W N

L P，逻辑

1 12

2 23

至此，完成了全部器件的参数计算，汇总列出各级N管和P管的尺寸如下： 输入级：

W W W

6 37 10

L P,提拉管 L N L P

WN 74 WP 20 WP,提拉管 12

内部反相器;

W

4 L N W 4 L P

WN 8 WP 8

输入缓冲级：

W 12 L N W 8 L P

WN 24 WP 16

内部逻辑门：

W 4 L N W 4 L P

WN 8 WP 8

缓冲输出级：

W 12 L N W 23 L P

WN 24 WP 46

输出级：

W 110 L N W 255 L P

WN 220 WP 510

3.3 功耗与延迟估算 在估算延时、功耗时，从输入到输出选出一条级数最多的支路进行估算。74HC138电路从输入到输出的所有各支路中，只有Cs端加入了缓冲级，因而增加了延时与功耗，因此在估算延时、功耗时，就以Cs支路电路图(如下图所示)来简化估算。

图3-10 估算延时、功耗Cs支路电路

3.3.1 模型简化

由于在实际工作中，八个四输入与非门中只有一个可被选通并工作，而另七个不工作，所以估算功耗时只估算上图所示的支路即可。

在Cs端经三级反相器后，将不工作的七个四输入与非门等效为负载电容CL1，而将工作的一个四输入与非门的两个输入接高电平，只将Cs端信号加在反相器上。在X点之前的电路，由于S1，S2，Cs均为输入级，虽然S1，S2比Cs少一个反相器，作为工程估算，可以认为三个输入级是相同的，于是，估算功耗时对X点这前的部分只要计算Cs这一个支路，最后将结果乘以3倍就可以了。在X点之后的电路功耗，则只计算一个支路。

3.3.2 功耗估算

CMOS电路的功耗中一般包括静态功耗、瞬态功耗、交变功耗。由于CMOS电路忽略漏电，静态功耗近似为0，工作频率不高时，也可忽略交变功耗，则估算时只计算瞬态功耗PT即可。PT是上述Cs支路各级器件功耗的总和（共有6级），即：

PT=CL总Vdd2fmax 其中：CL总＝

①CPN为本级漏极PN结电容，按3.2.2①相关公式计算：

C

PN

C

g

C

s

CL1 CL

C

PN,X前

2.36 10

9 9

(WN WP) 7.2 10

15

3

7.2 10

15

3

2.36 10 37 2 1 2 12 2 (3 2 2 2 8 2)

C

PN,X后

2.36 10

9 9 13

9

(WN WP) 7.2 10

15

3

15

2.36 10 2.36 10 5.95 10

4 2 12 2 109

810 0.3 10F

6

2 (2 2 23 2 255 2) 7.2 10

15

3

7.2 10 3

②Cg为与本级漏极相连的下一级栅电容，按3.2.2②的Cg计算

C

g,X前

(40 3 20) (0.6 10

15

6

)

3.9 8.85 10

1 10

7

12

7.83 10F

12

Cg,X后 (6 35 364) (0.6 10

14

6

)

2

3.9 8.85 10

1 10

7

5.03 10

F

③CL1为断开的七个四输入的非门栅电容： CL1 7 (12 8) (0.6 10 56 0.36 10 6.96 10

3

12

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