第一讲 Verilog HDL简介

制作人：梁瑞宇 单位：河海大学

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第一讲 Verilog HDL简介1.1 概述

1.21.3

Verilog的设计优点Verilog设计流程

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1.1

概

述

什么是Verilog HDL?硬件描述语言的一种，主要用于数字电子

系统设计。适合各种级别的逻辑设计，包括数

字逻辑系统的仿真验证、时序分析、逻辑综合。

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Verilog HDL 的发展历史

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常用硬件描述语言比较

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(1) 逻辑描述层次 (2) 设计要求 (3) 综合过程 (4) 对综合器的要求

(5) 支持的EDA工具(6) 国际化程度

(7) 掌握难易

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1.2

Verilog的设计优点

传统的设计方法- 查用器件手册 - 选用合适的微处理器和电路芯片 - 设计面包板和线路板 - 调试 - 定型

结论：设计复杂的系统极其困难

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现代化设计方法- 选用合适的工具 - 模块化设计 - 分模块功能仿真 - 布局布线 - 后仿真 - 定型， FPGA编码或ASIC投片

结论：工艺无关性，高效省事

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1.3

Verilog设计流程

Top-Down 设计思想系统级设计

模块A

模块B

模块C

模块A1

模块A2

模块A3

模块B1

模块B2

模块C1

模块C2

模块C3

制作人：梁瑞宇 单位：河海大学电 路 图 设 计 文 件

第一讲 Verilog HDL简介HDL 设 计 文 件

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有问题

电路功能仿真

HDL功能仿真

有问题

没问题 没问题与 实 现 逻 辑 的 物 理 器 件 有 关 的 工 艺 技 术 文 件HDL综合 确定实现电路 的具体库名

没问题优 化 、布 局 布 线

布 线 后 门 级 仿 真

有问题

没问题电路制造工艺文件 或 FPGA码流文件