基于CPLD的FPGA快速配置电路的设计

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基于CPLD的FPGA快速配置电路的设计.txt33学会宽容，意味着成长，秀木出木可吸纳更多的日月风华，舒展茁壮而更具成熟的力量。耐力，是一种不显山石露水的执着；是一种不惧风不畏雨的坚忍；是一种不图名不图利的忠诚。 本文由iluckylee11贡献
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集成电路应用
基于 ＣＰＬＤ 的 ＦＰＧＡ 快速配置电路的设计
张洪刚，邢焕革，王德石 （ 海军工程大学 兵器新技术应用研究所， 湖北 武汉 ４３００３３）
摘 要：介绍了采用 ＣＰＬＤ 和 Ｆｌａｓｈ 器件对 ＦＰＧＡ 实现快速并行配置，并给出了具体的硬件电路 设计和关键模块的内部编程思路。 关键词： ＦＰＧＡ 并行配置 Ｆｌａｓｈ ＣＰＬＤ
基 于 ＳＲＡＭ 工 艺 的 ＦＰＧＡ（ 场 可 编 程 门 阵 列 ） 有 现 具 集 成 度 高 、 辑 功 能 强 等 特 点 ； 用 ＦＰＧＡ 进 行 数 字 电 逻 应 路设计， 但能减小电路的体积， 高系统运行的可靠 不 提 性， 且其 先进的 开 发 工 具 可 使 电 路 设 计 和 系 统 调 试 周 而 期大大 缩短 ； ＦＰＧＡ 可无限 次重 复擦 写 ， 使 数 字 系 统 在 可 线重 新配 置， 设计 更加 灵活， 能更 加强 大 ， 易 于 更 改 功 且 和 升 级 。 由 于 ＦＰＧＡ 中 静 态 随 机 存 储 器 （ ＳＲＡＭ） 电 后 掉 数据会丢失， 统每次上电后需重新配置数据， 何快 系 如 速、 效地将配置数据写入目标器件， 且保证其在掉 高 并 电 后再次 上电 能自 动 可 靠 地 恢 复 配 置 ， 成 为 整 个 系 统 就 的 关 键 所 在 。 本 文 就 基 于 ＣＰＬＤ 的 ＦＰＧＡ 并 行 数 据 配 置 方法和 配置 电路 的 设 计 进 行 初 步 的 研 究 ， 给 出 具 体 的 并 硬 件电路 设计 和关键 模块 的内 部编程 思路 。
１ ＦＰ ＧＡ 数据配置方法比较
实现 ＦＰＧＡ 的 数 据 配 置 方 法 有 很 多 ，但 根 据 器 件 类 型和应用场合， Ｘｉｌｉｎｘ 公 司 为 其 ＦＰＧＡ 系 列 产 品 提 供 了 多 种 数 据 配 置 方 式 ， 纳 起 来 主 要 有 以 下 四 种 ［３］ ： 采 归 ① 用 ＪＴＡＧ 方 式加 载； ②采 用主 串方 式加载 ； ③采 用 从 串 方 式 加载 ； ④采用 并行 方式加 载。 ＪＴＡＧ 方 式 数 据 加 载 方 法 是 基 于 ＩＥＥＥ１１４９．１ 和 ＩＥＥＥ１５３２ 的 配 置 模 式 ， 过 ＴＤＩ、 通
ＴＤＯ、 ＴＭＳ 和 ＴＣＫ 四 根 信号 线接到 ＦＰＧＡ 上的 相应引 脚实 现数 据加载 。这种 方
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（接上页） 很高的 精确 度和较 低 的 相 位 噪 声 。 在 笔 者 的

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应 用 中 ， 把 该发 生器用 于模 拟 带 多 普 勒 调 制 的 雷 达 回 波 ， 得 了 比 取 较好的效果， 以取得非常精确的频移， 生的信号质 可 产 量也很 高。 外依靠 ＡＤ９８５４ 多种 多样 的调制 信号 模式， 另 发生器 不但 能输出 一 定 频 率 的 正 弦 波 ， 能 产 生 各 种 各 还 样 的 调 制 信 号 ， 括 ＡＭ、 包 ＦＭ、 ＡＳＫ、 ＦＳＫ 等 信 号 模 式 ， 并 且控 制非 常灵活 。ＡＤ８３４６ 作为 一种 上变频 的器 件， 使用 简单方便、 能优良， 用其进行上变频不失为一种较 性 利 好的 频率变 化手 段。而且 ， 当把 它与 相应的 ＤＤＳ 芯片 一 起运用 时， 以充分 发挥 出两 者优秀 的性 能。 可 参考文 献
１ ＡＤ８３４６ ０．８ＧＨｚ－ ２．５ＧＨｚ Ｑｕａｄｒａｔｕｒｅ Ｍｏｄｕｌａｔｏｒ Ｄａｔａ Ｓｈｅｅｔｓ．
图 ２ ＡＤ８３４６ 输 入 匹 配 电 路
Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ Ｉｎｃ．，２００５ ２ ＡＤ９８５４ ＣＭＯＳ ３００ ＭＳＰＳ Ｑｕａｄｒａｔｕｒｅ Ｃｏｍｐｌｅｔｅ－ ＤＤＳ Ｄａｔａ Ｓｈｅｅｔｓ． Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ Ｉｎｃ．，２００４ ２０００ ３ Ａｎａｌｏｇ Ｄｉａｌｏｇｕｅ： ３４－ ３ ． Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ Ｉｎｃ．， ４ 潘琢金．Ｃ８０５１Ｆ 单片机应用解析． 北京：北京航空航天大 学出版社， ２００２ 路 李俊杰． 基于单片机和 ＤＤＳ 的高精度频 ５ 李青鹏， 军， 率信号实现［Ｊ］．电子技术应用， ２００２；２８（ ： ５１ ９） ５０～ （ 收稿日期： ２００５－ ０９－ １４）
约 １．２Ｖ 的 直 流 偏 置 电 压 ， １．２Ｖ 的 直 流 偏 置 由 两 个 二 而 极管 产生 ， 简单 实用。 样基 本上解 决了 ＡＤ８３４６ 对输 入 这 基带信 号的 匹配要 求。 本设 计中， 于 ＡＤ９８５４ 的 频率 在 由 输出范围有限，所以输出频率主要由本振频率决定。 ＡＤ８３４６ 实 际 输 出 的 信 号 频 率 ， 对 本 振 的 抑 制 比 达 到 了 ４０ｄＢ 以 上， 满足 了一 般仪 器的性 能需 要。 在本设计中， 要提供的本振源信号足够好（ 率 只 频 稳定 高、 噪低等 ） 发生 器输出 的射 频信 号 就 可 以 达 到 相 ，
《 电子技术应用》２００６ 年第 ２ 期
本 刊 邮 箱 ：ｅ ｔａ ＠ｎｃｓ
ｅ ． ｃｏｍ ． ｃｎ
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集成电路应用
式 电 路 结 构 简 单 、 作 可 靠 、 需 外 接 ＰＲＯＭ 等 存 储 器 工 无 件进行数据配置， 需要专用的数据配置电缆， 此该 但 因 方法适 用于 数字 系统的 开发 阶段。 主串方式数据加载方法是通过串行方法读取专

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用 ＰＲＯＭ 存 储介 质中数 据， 现 ＦＰＧＡ 的 在 线 配 置 的 ， 配 实 其 置 时 钟 由 ＦＰＧＡ 内 部 送 出 。 这 种 方 式 电 路 实 现 较 为 简 单 ， 但 该 配 置 方 式 必 须 使 用 Ｘｉｌｉｎｘ 公 司 生 产 的 专 用 ＰＲＯＭ， 应用 不灵 活。 从串方式数据加载方法类似于主串方式， 配置时 但 需 钟 由 ＦＰＧＡ 外 部 提 供 ， 要 设 计 专 用 电 路 控 制 整 个 配 置 过程。 并行方式数据加载方法是通过并行方法读取通用 Ｆｌａｓｈ 或 Ｅ２ＰＲＯＭ 等 存 储 介 质 中 的 数 据 ， 现 ＦＰＧＡ 的 在 实 线 配置的 。由于 采用并 行 方 式 ， 位 数 据 可 同 时 被 写 入 八 ＦＰＧＡ， 据 配 置 速 度 最 快 。 其 配 置 时 钟 由 外 部 提 供 ， 数 需 要 设计 专用电 路控 制整个 配置 过程 。 常用的 配置 控制器 可以是各类处理器、 控制器或可编程逻辑器件， 前 微 目 应用 较多的 是采 用单片 机和 Ｅ２ＰＲＯＭ 构成 控制电 路。随 着 ＦＰＧＡ 规 模 和 性 能 的 不 断 提 升 ， 其 配 置 文 件 越 来 越 大， 配置速度的要求也越来越高， 以快速的并行配 对 所 置方式 必将 得到 越来越 广泛 的应用 。 可 以 通 过 数 据 接 口 Ｄ０ ～ 进 行 数 据 配 置 。 图 １ 清 晰 地 Ｄ７ 表明 了并 行配 置的全 过程 。
３ 系统设计
３ ． １ 系统组 成 并行方 式的 ＦＰＧＡ 数 据 配 置 系 统 由 上 位 机 、可 编 程 逻 辑 器 件 （ ＣＰＬＤ） 、 Ｆｌａｓｈ、 ＦＰＧＡ 等 组 成 ， 其 结构如图 ２ 所示。控制 器件对整个系统的性能 具有重要影响，低成本 的处理器、微控制器工 作频率较低，在对速度 要求较高的场合，会成
图 ２ 系统结构框图
为系统 速度 的瓶颈 ，不 能 发 挥 并 行 配 置 的 速 度 优 势 ， 而 且仅作为配置控制器使用又造成资源的浪费。采用 ＣＰＬＤ 作 为 控 制 器 ， Ｆ …… 此处隐藏：6665字，全部文档内容请下载后查看。喜欢就下载吧 ……