Quartus II工程文件的后缀含义

一点 资料

Quartus II工程文件的后缀含义

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placement constraints file Programmer Object File programming files QMSG File Quartus II Archive File Quartus II Archive Log File Quartus User-Defined Device File Quartus II Default Settings File Quartus II Exported Partition File Quartus II Project File Quartus II Settings File Quartus II Workspace File RAM Initialization File Raw Binary File Raw Programming Data File Routing Constraints File Signal Activity File SignalTap II File Simulator Channel File SRAM Object File Standard Delay Format Output File Symbol File Synopsys Design Constraints File Tab-Separated Value File Tabular Text File Tcl Script File Text Design File Text-Format Report File Text-Format Timing Summary File Timing Analysis Output File Token File Vector File Vector Table Output File vector source files Vector Waveform File Verilog Design File Verilog Output File Verilog Quartus Mapping File Verilog Test Bench File

.apc .pof .cdf, .cof .qmsg .qar .qarlog .qud .qdf .qxp .qpf .qsf .qws .rif .rbf .rpd .rcf .saf .stp .scf .sof .sdo .sym .sdc .txt .ttf .tcl .tdf .rpt .tan.summary .tao ted.tok .vec .tbl .tbl, .vwf, .vec .vwf .v, .vh, .verilog, .vlg .vo .vqm .vt

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上面这些文件可以分为五类：

1. 编译必需的文件：设计文件（.gdf、.bdf、EDIF输入文件、.tdf、verilog设计文件、.vqm、.vt、VHDL设计文件、. vht）、存储器初始化文件（.mif、.rif、.hex）、配置文件（.qsf、.tcl）、工程文件（.qpf）。

2. 编译过程中生成的中间文件（.eqn文件和db目录下的所有文件） 3. 编译结束后生成的报告文件（.rpt、.qsmg等） 4. 根据个人使用习惯生成的界面配置文件（.qws等） 5. 编程文件（.sof、.pof、.ttf等） 上面分类中的第一类文件是一定要保留的；第二类文件在编译过程中会根据第一类文件生成，不需要保留；第三类文件会根据第一类文件的改变而变化，反映了编译后的结果，可以视需要保留；第四类文件保存了个人使用偏好，也可以视需要保留；第五类文件是编译的结果，一定要保留。

在使用版本控制工具时，我通常保留第一类、第三类和第五类文件。但是第三类文件通常很少被反复使用。

所以，为了维护一个最小工程，第一类和第五类文件是一定要保留的。

此外，当一个项目的设置内容需要转移给另一个项目时，例如引脚分配信息，需要转移.tcl文件而不是.qsf文件。.tcl文件与.qsf文件的关系以及如何生成.tcl文件我会在以后的日志中给出。

CyClone III C25 原版资料下载

关于CPLD/FPGA一些问题

1、PLD，CPLD，FPGA有何不同?

答：不同厂家的叫法不尽相同，PLD是可编程逻辑器件的总称，早期多EEPROM工艺，基于乘积项结构。 FPGA是指现场可编程门阵列，最早由Xilinx公司发明。多为SRAM工艺，基于查找表结构，要外挂配置用的EPROM。Xilinx

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把SRAM工艺，要外挂配置用的EPROM的PLD叫FPGA，把Flash工艺、乘积项结构的PLD叫CPLD;Altera把自己的PLD产品:MAX系列，FLEX/ACEX/APEX系列都叫作CPLD，即复杂PLD，由于FLEX/ACEX/APEX系列也是SRAM工艺，要外挂配置用的EPROM，用法和Xilinx的FPGA一样，所以很多人把Altera的FELX/ACEX/APEX系列产品也叫做FPGA.

2、NiosII嵌入式处理器是一个什么样的处理器？与其他相比具有哪些功能? 答：1）Nios II嵌入式处理器是一个用户可配置的通用RISC嵌入式处理器。它的易用性和灵活性使它成为世界上最流行的嵌入式处理器之一。

2）Cyclone II FPGA系列是价格极其敏感应用的正确选择，因为其提供了与所有其他成本优化FPGA系列相比最低的单LE价格。每个Cyclone II器件都被设计拥有一套最佳的功能，包括：● 多达68,416 LE用于高密度应用多达1.1兆比特的嵌入式处理器用于通用存储 ● 多达150个18x18 嵌入式处理器用于低成本数字信号处理（DSP）应用 ● 专用外部存储器接口电路用以连接DDR2、DDR和SDR SDRAM以及QDRII SRAM存储器件 ● 最多4个嵌入式PLL，用于片内和片外系统时钟管理 ● 支持单端I/O标准用于64-bit/66-MHz PCI和64-bit/100-MHz PCI-X (模式1)协议 ● 具有差分I/O信号，支持RSDS、mini-LVDS、LVPECL和LVDS，数据速率接收端最高达805兆比特每秒（Mbps），发送端最高622Mbps ● 对安全敏感应用进行自动CRC检测 ● 具有支持完全定制Nios? II嵌入式处理器 ● 采用串行配置器件的低成本配置解决方案 ● 可通过Quartus II软件的OpenCore Plus评估功能进行免费的IP功能评估 ● Quartus II网络版软件提供免费软件支持。

3、如何将信号做一定延时？

答：当需要对某一信号作一段延时时，初学者往往在此信号后串接一些非门或其它门电路，此方法在分离电路中是可行的。但在FPGA 中，开发软件在综合设计时会将这些门当冗余逻辑去掉，达不到延时的效果。用ALTERA公司的MaxplusII开发FPGA时，可以通过插入一些LCELL原语来产生一定的延时，但这样形成的延时在FPGA芯片中并不稳定，会随温度等外部环境的改变而改变，因此并不提倡这样做。在此，可以用高频时钟来驱动一移位寄存器，待延时信号作数据输入，按所需延时正确设置移 位寄存器的级数，移位寄存器的输出即为延时后的信号。此方法产生的延时信号与原信号比有误差，误差大小由高频时钟的周期来决定。对于数据信号的延时，在输出端用数据时钟对延时后信号重新采样，就可以消除误差。

4、CPLD / FPGA的宏单元是怎么定义？一个宏单元对应多少门？

答：宏单元（或逻辑单元）是PLD/FPGA的最基本单元，不同产品对这种基本单元的叫法不同，如LE，MC，CLB，Slices等，但每个基本单元一般都包括两部分，一部分实现组合逻辑，另一部分实现时序逻辑。各个厂家的定义可能不一样。对ALTERA的芯片，每个基本单元含一个触发器；对Xilinx的部分芯片，每个基本单元单元含两个触发器。一般不用“门”的数量衡量PLD/FPGA的大小，因为各家对门数的算法不一样，象ALTERA和Xilinx对门的计算结果就差了一倍，推荐用触发器的多少来衡量芯片的大小。如10万门的Xilinx的XC2S100有1200个slices，即含2400个触发器；5万门的ALTERA的1K50则含2880个LE，即2880个触发器。

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5、不用的管脚如何处理？

答：不用的全局信号和专用输入管脚，应接地，如：Global clk，Global clear，Ded input.其他不用的管脚一般悬空。Maxplus2中的报告文件（*.rpt）详细说明了管脚的接法。如不用的管脚与外电路相连，为保证不影响外电路，应将此管脚定义为输入脚，但不接逻辑。

6、EPM7000S的几个全局输入脚GCLK1、OE2 (GCLK2)、OE1、GLCRn都是干什么的？怎么在编程中使用？

答：1) GCLK：全局时钟脚，这个脚的驱动能力最强，到所有逻辑单元的延时基本相同，所以如系统有外部时钟输入，建议定义此脚为时钟脚。如想用其他脚为时钟输入，必须在在菜单：Assign>Global project logic synthesis>Automatic global>把GCLK前面的勾去掉。这样任意一个I/O脚均可做时钟输入脚 2)OE2/GCLK2：全局输出使能/全局时钟 …… 此处隐藏：2631字，全部文档内容请下载后查看。喜欢就下载吧 ……