一种低功耗异步FIFO在ASIC中的设计

关于fifo方面得设计。

第25卷第1期2011年1月

济南大学学报(自然科学版)

JOURNALOFUNIVERSITYOFJINAN(Sc.iandTech )

Vo.l25No.1

Jan.2011

文章编号:1671-3559(2011)01-0001-05

山东计算机学会2010年学术年会征文

一种低功耗异步FIFO在ASIC中的设计

范小虎,杨 波,孙 涛

(济南大学信息科学与工程学院,山东济南250022)

摘 要:为解决PCI视频采集卡中跨时钟域数据准确传输的问题,提出一种低功耗的异步先进先出(FirstInFirstOut,FIFO)存储器模块的实现方案。为适应大量的视频数据猝发传输设计一种宽为36位、深为256的异步FIFO,基于低功耗设计思想,使用格雷码地址编码以有效抑制亚稳态,增加了门控时钟电路。该模块已经过测试验证,并与音视频模块和PCI桥集成后流片,可以工作在最大197MHz的频率下,完全符合设计要求。该桥芯片可以支持4路D1画质(704 576分辨率)实时音视频数据稳定采集。

关键词:专用集成电路(ASIC);异步FIFO;格雷码;低功耗中图分类号:TP302.2

文献标志码:A

ADesignofLow PowerConsumptionAsynchronousFIFOinASIC

FANXiao hu,YANGBo,SUNTao

(SchoolofInformationScienceandEngineering,UniversityofJinan,Jinan250022,China)

Abstract:FacingthedataaccuratetransmissionproblemofcrossclockdomaininthevideocapturecardthroughPCIinterface,weproposedalow powerconsumptionasynchronousFIFOmemorymodule,http://doc.guandang.netplyingwiththelow powerconsumptiondesignstrategy,weencodedtheaddresspointerusingGraycodetoinhibitthemetastablestateeffectively,andaclockgatingcircuitwasaddedintoourdesign.Themodulehasbeentestedandverified,andcanmaximallyworkat197MHzfrequencyafterintegratedwithPCIbridgeaudio&videomoduleandtapedout.ThismultimediabridgeASICcansupportupto4channelsD1quality(704 576resolution)real timeaudioandvideodatastablecollection.

Keywords:ASIC;asynchronousFIFO;Graycode;lowpowerconsumption

随着安防业在中国的兴起,视频监控渐渐普及

到了中国的每一个角落。而视频采集卡与DVR(DigitalVideoRecorder,DVR)作为直接将摄像头采集的视频数据接收到主机电脑的中间器件,其性能与摄像机的清晰度直接决定了监控录像在主机上存储和显示的画面质量。

图像采集端的时钟基于27MHz,而PCI数据总线基于33MHz,应用在这样的视频采集卡上的多媒体桥芯片就必须完成跨时钟域的任务

[1]

。

JV9800是一款国内自主研发的4通道音视频媒体桥芯片,其抽象结构如图1所示,四路合一高度集成有效减少了PCI总线的竞争与冲突,提高了数据

收稿日期:2010-06-30 网络出版时间:2010-10-17 09:16

基金项目:国家自然科学基金(60903176);山东省自然科学杰出青年基金(JQ200820);山东省信息产业发展专项(2008R00039);济南市企

业自主创新计划专项(200807010)

作者简介:范小虎(1984-),男,山东济南人,硕士生;杨 波(1965-),男,山东淄博人,教授,博士,博士生导师。网络出版地址:http://doc.guandang.netk.inet/kcms/detail/37-1378_N.20101017.0916.000.html

关于fifo方面得设计。

2济南大学学报(自然科学版)第25卷

的吞吐效率。

对于跨时钟域(图像采集端到PCI总线)的问题,其核心在于如何避免亚稳态的产生

[2]

钟域采集到的信号Data1变化与CLK33时钟域时钟的采样边沿太接近,没有满足采样建立时间,从而造成较长的亚稳态周期。输出的Data2传递到后面的逻辑块会产生不定状态,若在进入下一级采样之前还没有进入稳定状态,就会导致系统混乱。1.2 亚稳态的解决

数字电路中解决跨时钟域数据传输稳定性常用的同步方法主要为寄存器同步法和异步FIFO法两种

[2]

,稳定传

输数据,为此我们设计了一款格雷码的异步FIFO模块。

。其中,寄存器同步法中由两级触发器构成的

[3]

同步器一般用于对时序要求不高的电路,适用于从慢时钟域到快时钟域的少量的控制信号的同步。寄存器同步法要配合使用信号锁定法,以解决两级触发器同步的过程中,当信号从快时钟域向慢时钟域过渡时由于信号变化太快,慢时钟可能会无法对

图1 音视频采集芯片抽象架构图

信号进行正确采样的问题。其工作原理是在慢时钟域采样到来自快时钟域的信号之前锁定源信号,直到正确采样之后再释放锁定。在实际应用中,寄存器同步法由于RAM指针地址的跳变频繁,很容易出错,同时出于低功耗设计要求我们选用异步FIFO法。

1 亚稳态

信号在两个不同的时钟域间传递时,最常见的不稳定现象就是亚稳态,即信号在稳定前的状态。通常由于时序余量不够,使得电路输入电平无法上升或下降到所需的逻辑电平高度,而导致逻辑器件的内部须花费额外的时间使输出达到所需的稳定逻辑状态,这所需的额外时间称为决断时间。1.1 亚稳态的产生

电路亚稳态的形成如图2所示,CLK27的上升沿采集Data0并通过Q端输出Data1,CLK33的上升沿采集Data1时为Data1的上升沿,此时Data1尚未达到稳定的状态。在这段触发器的建立时间或保持时间不满足的不稳定时间段内采集Data1的数据,所输出的Data2在有效时钟的上升沿采集之后较长一段时间内将处于不确定状态,即容易出现震荡、毛刺或处于中间电平状态。

[2]

2 异步FIFO模块的实现

异步FIFO的原理是将异步的数据存储稳定之

后再读取使用,也就是前一级的时钟域先把数据缓冲存储到RAM,待数据稳定后再读取到后一级的时钟域,从而实现异步数据的稳定传输。异步FIFO是一种先进先出电路,用来存储、缓冲以及同步两个异步时钟之间的数据传输

[5]

[4]

。图3描述了一个比较

典型的异步FIFO的抽象结构。

图2 电路亚稳态的形成

经过决断时间后,输出端Q将会稳定到高电平1

2中,27MHzCLK27时

图3 异步FIFO的抽象结构

关于fifo方面得设计。

第1期范小虎,等:一种低功耗异步FIFO在ASIC中的设计3

[5,7]

由图3可看出,整个系统划分为两个完全独立的时钟域:写时钟域和读时钟域,其重点与难点在于如何正确地判断空满状态逻辑

[6]

溢出,读空不多读

刘祥远等

[8]

。

[8]

的加权格雷码设计思想执行效

,以及使用格雷码

率高,但是其相对面积占用过大,并不适合深度超过32的异步FIFO存储器设计。CliffordE.Cum mings提出了一种采用象限判别法的经典异步比较模块设计思想,但该模块的异步逻辑带来的延迟需要采用更昂贵的硅片工艺才能达到设计要求。所以,我们借鉴CliffordE.Cummings的读写同步比较的设计思想

[10]

[9]

作为地址指针转换来避免亚稳态的产生。在前端设

计时,FIFO存储用双端口RAM实现,可以同时进行写操作和读操作,写操作通过写地址逻辑来产生写控制信号与写地址而实现;读操作通过读地址逻辑来产生读控制信号与读地址而实现;空/满标志位产生逻辑可通过读写地址的异步比较逻辑来产生空标志/满标志。

在异步FIFO结构里,采用双端口存储器可以有效隔离两个独立时钟域的异步接口,通过提高空/满标志产生逻辑的可靠性能有效地抑制亚稳态。异步FIFO同步器对 …… 此处隐藏：7400字，全部文档内容请下载后查看。喜欢就下载吧 ……