数字电路EDA设计习题集

数字电路EDA设计

《数字电路EDA设计》习题集

第一章、EDA技术概述

一、填空题

1、一般把EDA技术的发展分为、、 2、EDA设计流程包括、、 3、EDA的设计验证包括 、 4、EDA的设计输入包括、。

5、当前最流行的并成为IEEE标准的硬件描述语言包括和。 6、将硬件描述语言转化为硬件电路的重要工具软件称为。

二、单项选择题

1、VHDL语言属于

A．普通硬件 B. 行为 C. 高级 D. 低级

2、基于硬件描述语言HDL的数字系统设计目前最常用的设计方法为

A. 自底向上 B. 自顶向下 C. 积木式 D. 顶层

3、在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为

A．仿真器 B. 综合器 C. 适配器 D.下载器

4、在EDA工具中，能完成目标系统器件上布局软件称为

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A．仿真器 B. 综合器 C. 适配器 D.下载器

一、填空题

第2章、大规模可编程逻辑器件

1、集成度是集成电路一项重要的指标，可编程逻辑器件按集成密度可分为 和 两类。

2、可编程逻辑器件的编程方式可分为类。

3、基于EPROM、E2PROM和快闪存储器件的可编程器件，在系统断电后编程信息 。

4、基于SRAM结构的可编程器件，在系统断电后编程信息。 5、CPLD器件中至少包括

6、FPGA的三种可编程电路分别是、 7、根据逻辑功能块的大小不同，可将FPGA分为据FPGA内部连线结构的不同，可将FPGA分为 和 两类；据FPGA采用的开关元件不同，可将FPGA分为 和 两类.

8、目前常见的可编程逻辑器件的编程和配置工艺包括基于于 和基于 三种编程工艺。

二、 单项选择题

1、在下列可编程逻辑器件中，不属于高密度可编程逻辑器件的是

A. EPLD B. CPLD C. FPGA D. PAL

2、在下列可编程逻辑器件中，属于易失性器件的是

A. EPLD B. CPLD C. FPGA D. PAL

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3、在自顶向下的设计过程中，描述器件总功能的模块一般称为

A．底层设计 B. 顶层设计 C. 完整设计 D. 全面设计

4、边界扫描测试技术主要解决

A．印制电路板 B. 数字系统 C. 芯片 D. 微处理器

三、 简答题

1、CPLD和FPGA有什么差异？在实际应用中各有什么特点？

第3章、VHDL编程基础

一、填空题

1、VHDL设计实体的基本结构由、 和等部分组成。

2、是设计实体的基本组成部分，他们可以构成最基本的VHDL程序。

3、在VHDL的端口声明语句中，端口方向包括 4、VHDL的数据对象包括 ，它们是用来存放各种类型数据的容器。

5、VHDL的操作符包括 、

6、VHDL的顺序语句只能出现在、中，是按照书写顺序自上而下，一条一条执行。

7、VHDL的进程（process）语句是由组成的，但其本身却是 。

二、单项选择题

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1、一个实体可以拥有一个或多个A. 设计实体 B. 结构体 C. 输入 D.输出 2、在VHDL中用来把特定的结构体关联到一个确定的实体。 A. 输入 B. 输出 C. 综合 D. 配置 3、在下列标识符中，VHDL合法的标识符

A. 4h_add B. h_adde_ C. h_adder D._h_adde 4、在下列标识符中，VHDL错误的标识符

A. 4h_add B. h_adde4 C. h_adder_4 D.h_adde 5、在VHDL中为目标变量赋值符号为

A. ＝ B. <＝ C. ：= D. =： 6、在VHDL语言中，用语句表示检测到时钟clk的上升沿 A. clk event B. clk event and clk = 1 C. clk = 0 D. clk event and clk = 0 7、在VHDL的并行语句之间中，只能用来传送信息

A. 变量 B. 变量和信号 C. 信号 D. 常量 8、VHDL块语句是并行语句结构，它的内部是由 A. 并行和顺序 B. 顺序 C. 并行 D. 任何 9、若S1为”1010”, S2为”0101”，下面程序执行后，outValue。

library ieee;

use ieee.std_logic_1164.all; entity ex is

port(S1: in std_logic_vector(3 downto 0);

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S2: in std_logic_vector(0 to 3);

outValue: out std_logic_vector(3 downto 0)); End ex;

architecture rtl of ex is begin

outValue(3 downto 0) <= (S1(2 downto 0) and not S2(1 to 3)) & (S1(3) xor S2(0)) ; end rtl;

A、 “0101” B、 “0100” C、“0001” D、“0000”

10、假设输入信号a=“6”，b=“E”，则以下程序执行后，c的值为 。 entity logic is

port( a，b : in std_logic_vector(3 downto 0); c : out std_logic_vector(7 downto 0)); end logic;

architecture a of logic is begin

c(0) <= not a(0);

c(2 downto 1) <= a(2 downto 1) and b(2 downto 1); c(3) <= '1' xor b(3) ;

c(7 downto 4) <= "1111" when (a (2)= b(2)) else "0000"; end a;

A “F8” B“FF” C“F7” D“0F”

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三、判别下列程序的对错，并改正有错的程序

1、library ieee;

use ieee.std_logic_1164.all; entity test is

port (d,clk : in std_logic;

q: out std_logic);

end test;

architecture one of test is begin

process(clk) begin

wait until clk event and clk = 1 q <= d; end process; end one;

2、library ieee;

use ieee.std_logic_1164.all; entity test is

port(clk : in std_logic;

count : out std_logic_vector(3 downto 0)); end test;

architecture two of test is begin

process(clk) begin

if clk event and clk= 1 then count <= count +1; end if;

end process;

end two;

3、 LIBRARY ieee;

USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; ENTITY forloop IS

port(a:in std_logic_vector(7 downto 0); y:out std_logic); END ENTITY forloop;

ARCHITECTURE rtl_loop OF forloop IS BEGIN process(a …… 此处隐藏：7632字，全部文档内容请下载后查看。喜欢就下载吧 ……