VHDL讲义第九章 有限状态机设计

VHDL语言设计技术 语言设计技术——第九章 有限状态机设计 语言设计技术 第九章________________________________________________________________________________________________________________________________________________________

第九章 有限状态机设计在时序逻辑电路中及各种触发器中都涉及到状态机的 设计，在状态机中有现态和次态输出， 设计，在状态机中有现态和次态输出，次态和输出由相关 的转移条件决定。 的转移条件决定。 有限状态机有两类： 有限状态机有两类： 摩尔状态机( 和米利状态机( 摩尔状态机(moore)和米利状态机(mealy) 和米利状态机 摩尔状态机：状态机的输出只由现态决定，而与输入无关。 摩尔状态机：状态机的输出只由现态决定，而与输入无关。 米利状态机：状态机的输出由现态和输入共同决定。 米利状态机：状态机的输出由现态和输入共同决定。

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输入

次态 逻辑

次态

状态 寄存器 当前状态

输出 输出 逻辑

时钟

摩尔状态机结构图

输入

次态 逻辑

次态

状态 寄存器 当前状态

输出 输出 逻辑

时钟

米利状态机结构图

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有限状态机的描述一般采用以下三种语句描述： 有限状态机的描述一般采用以下三种语句描述： 并行信号赋值语句 IF语句 语句 CASE语句 语句

具体描述时状态的时序转换可以用进程描述， 具体描述时状态的时序转换可以用进程描述，而输 出涉及到的组合逻辑用并行信号语句， 出涉及到的组合逻辑用并行信号语句，也可以用进程语 句。

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摩尔状态机( 摩尔状态机(moore)设计举例 设计举例

1. Statmachine.vhd

reset

/0 s0 1/1

s1

0/1

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library ieee; use ieee.std_logic_1164.all; entity statmachine is port(clk,input,reset: in std_logic; output: out

std_logic); end entity; architecture a of statmachine is type state_type is (s0,s1); signal st: state_type; Begin

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process(clk) begin if(reset = '1') then st <= s0; elsif(clk'event and clk='1') then case st is when s0 => st <=s1; when s1 => if input = '1' then st <=s0; else st <=s1; end if; end case; end if; end process; output <= '1' when st = s1 else '0'; end a;6

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摩尔状态机( 摩尔状态机(moore)设计举例 设计举例

2. Moore1.vhd、 Moore2.vhd 、

state1 /10 其它/00 其它 3/00

其它/11 其它

state2

reset

state0 <7/10 b/11 9/10 state4 7/11

state3 其它/10 其它

其它/11 其它

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米利状态机( 米利状态机(mealy)设计举例 设计举例

1. Mealymachine.vhd 2. Mealy1.vhd

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米利状态机( 米利状态机(mealy)设计举例 设计举例0/0 s0 0/0 1/0 s1

1. Mealymachine.vhd

1/1 s2 0/1

1/1 s3

1/0

0/0

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米利状态机( 米利状态机(mealy)设计举例 设计举例 2. Mealy1.vhdstate1

其它/11 其它 /11

其它/00 其它

3/10

state2

reset

state0 <7/00 b/00 9/11 state4 7/10

state3 其它/10 其它

其它/11 其它

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摩尔状态机( 摩尔状态机(moore)设计举例 设计举例st1其它 S1=S2

3. Traffic1.vhd reset

G1=1,R2=1 ,

st0G1=1,R2=1 ,

S1=0,s2=1

st2G1=1,R2=1 ,

st7Y2=1,R1=1 ,

st3Y1=1,R2=1 ,

S1=1,s2=0

st6R1=1,G2=1 , S1=S2

st4R1=1,G2=1 , 其它

st5R1=1,G2=1 ,

11

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摩尔状态机( 摩尔状态机(moore)设计举例 设计举例st1S1=1

4. Traffic2.vhd

resetst0

S1=0 S2=0

st2

S2=1

st3

st0: N-S直行；st1: N-S左转弯； st2: W-E直行；st3: W-E左转弯 直行； 左转弯； 直行； 直行 左转弯 直行 左转弯 12